verilog数字系统设计异步清零上升沿d触发器.docxVIP

Verilog数字系统设计异步清零上升沿D触发器 module dff_asyn2(q，d，clear，clk)； output q； input d，clear，clk； reg q； always @(clear) //该过程块用来处理清零操作 if(!clear) q=0； //异步清零 always @(negedge clk)//该过程块用来实现正常的D触发器功能 if(!clear) q=0;//考虑clear信号和clk信号在同一时刻发生变化的情况 else q=d； //正常D触发器功能 endmodule