《计算机组成原理》教学课件 第四章.pptx

目录;;1.按存取方式分类;;;存储介质指可用两个稳定的物态来表示二进制数0和1的物质或元器件。;;3.按信息的可保存性分类;4.按在计算机中的作用分类;存储器的分类可用图表示。;为了解决对存储器要求容量大，速度快，成本低三者之间的矛盾，计算机通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和辅助存储器，如图所示。;在存储系统的分级结构中，由上至下，位价格越来越低，速度越来越慢，容量越来越大，CPU访问的频度也越来越低。实际上，存储系统层次结构主要体现在“Cache—主存”层次和“主存—辅存”层次。前者主要解决CPU和主存速度不匹配的问题，后者主要解决存储系统的容量问题。;在存储体系中，Cache、主存能与CPU直接交换信息，辅存则要通过主存与CPU交换信息，主存与CPU、Cache、辅存都能交换信息，如图所示。;在存储系统中，主存和Cache之间的数据调动是由硬件自动完成的，对所有程序员均是透明的；而主存和辅存之间的数据调动则是由硬件和操作系统共同完成的，对应用程序员是透明的。 在“主存—辅存”这一层次的不断发展中，逐渐形成了虚拟存储系统，在这个系统中程序员编程的地址范围与虚拟存储器的地址空间相对应。对具有虚拟存储器的计算机系统而言，编程时可用的地址空间远远大于主存空间。;4.1.3 主存储器的技术指标;2.存取时间;3.存取周期;4.存储器带宽;例4-1;;4.2.1 半导体存储芯片的基本结构;;地址线是单向输入的，其位数与芯片容量有关。;4.2.2 随机存储器;;;;SRAM保存的信息比较稳定，信息为非破坏性读出，故不需要重写或者刷新操作；另一方面，其结构简单、可靠性高、速度较快，但占用元件较多，占硅片面积大，且功耗大，所以集成度不高。;（2） SRAM的逻辑结构;任何一个SRAM，都有3组信号线与外部打交道：;（3） SRAM读/写操作周期时序图;如图所示，在整个读周期中 始终为高电平（故图中省略）。读周期tRC是指对芯片进行两次连续读操作的最小间隔时间。读时间tA表示从地址有效到数据稳定所需的时间，显然读时间小于读周期。tCO是从片选有效到输出稳定的时间。可见只有当地址有效经tA后，且当片选有效经tCO后???数据才能稳定输出。tOTD为片选无效后数据还能保持的时间。;;;单管DRAM存储元的基本电路如图所示。其中，电容Cs用于存储信息（有电荷表示1，无电荷表示0）；T为门控管，用来控制是否对存储元进行操作。;读操作时，字线上的高电平使T导通，若Cs有电荷，经T在数据线上产生电流，可视为读出1。若Cs无电荷，则数据线上无电流，可视为读出0。读操作结束时，Cs的电荷已释放完毕，故是破坏性读出，必须再生。;（2）DRAM的逻辑结构;地址线，本例中有10条，即A0～A9，它指定了存储器的容量是210=1 024个存储单元，其中，x方向有A3A4A5A6A7A8，共6根，产生64条行选择线；y方向有A0A1A2A9，共4根，产生16条列选择线。;64 K存储器需16条地址线，为了减少封装引脚数，DRAM将地址线分为行地址和列地址两部分。行、列地址共用8条地址线（地址线A0～A7），采用分时复用的方法访问存储器单元。行、列地址选择线的交叉组合即可对64 K位不同单元进行寻址。4164芯片的存储器体由4个128×128存储体组成，每个存储体与一个128位读出放大器相连，经I/O门控电路及输出缓冲器，将存储体中的每一位连接到数据总线上。;（3）DRAM读/写操作周期时序图;如图为DRAM的写周期波形。此时读/写命令 =0（低电平有效），在此期间，数据线上必须送入欲写入的数据（1或0）。;读周期、写周期的定义是从行选通信号 下降沿开始，到下一个 信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。;（4）DRAM的刷新;集中式刷新：是指在允许的最大刷新周期内，根据存储容量的大小和存取周期的长短，集中安排一段刷新时间，依次对存储器的所有行进行逐一再生，在刷新时间内停止读写操作。;例4-2;;分散式刷新：是指把每行存储单元的刷新分散到每个读写周期内进行，即把系统对存储器的访问周期分为两段，前一段用来读写数据或使存储器处于保持状态，后一段用来对存储矩阵的一行进行刷新。;例4-3;解;对于128×128存储矩阵的芯片来说，存储器刷新一遍需要128 μs，即刷新周期为1 μs（1行的刷新时间）×128行（存储体的行数）=128 μs，也就是以128 μs作为间隔时间。这种刷新方法避免了“死区”，但加长了存储器的存储时间，降低了整机的处理速度。而且刷新时间过于频繁，没有充分利用所允许的最大刷新间隔时间，因此不适用于高速存储器。;异步式刷新：是上述两种方法的结合，它充分利用了最大间隔时间