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MAXPLASSII使用方法FPGACPLD四位频率计设计 MAXPLASSII使用方法FPGACPLD四位频率计设计 PAGE / NUMPAGES MAXPLASSII使用方法FPGACPLD四位频率计设计 实验五 用原理图法设计四位十进制频次计 待测频次输进口 原理图 总览（顶层电路） 控制模块 计数模块 0 计数模块 1 外面时钟输入 数码管输出 数码管译码 数码管译码 数据锁存 数据锁存 数码管译码 数码管译码 模块预览（基层电路） 控制模块内部 16 进制计数器 4-16 译码器 低有效 计数模块内部 NOW ！Begin our design 思路：基层电路设计》》》》成立模块》》》》顶层电路设计》》》 成立新文件夹 本实验命名为 f_test 注意：路径名及文件名不可以含有中文 翻开软件 新建 原理图文档 2.1 成立 第一个模块电路（控制模块电路）本讲稿为控制模块电路起名为 tf_ctro （原理图可见附件） 建好后 画电路图 画好后 和工程成立连结 以下列图： 再编译 编译成功后 将模块封装 以下列图： 到此 达成了第一个模块的制作 接下来制作第二个模块（计数器模块） （原理图可见附件） 本讲稿将其起名为 conter8 上一次做的电路 注意：文件路径为原路径 再画电路图模块二 以下： 而后指向工程 编译！！！ 编译成功后 将模块封装 以下列图 ：