上海大学verilog设计32位浮点加法器设计.pdfVIP

32 位浮点加法器设计 摘要：浮点数具有数值范围大，表示格式不受限制的特点，因此浮点数的应用是非常广泛的。浮点数加法 运算比较复杂，算法很多，但是为了提高运算速度，大部分均是基于流水线的设计结构。本文介绍了基于 IEE754 标准的用 Verilog 语言设计的 32 位浮点加法器，能够实现 32 位浮点数的加法运算。虽然未采用流 水线的设计结构但是仍然对流水线结构做了比较详细的介绍。 关键字：浮点数，流水线， 32 位浮点数加法运算， Verilog 语言设计 32-bit floating point adder design Cao Chi,Shen Jia- qi,Zheng Yun-jia ( School of Mechatronic Engineering and Automation, Shanghai University, Shanghai ,China ) Abstract:// 沈佳琪搞定 Key words ：float; Assembly line; 32-bit floating-point adder 浮点数的应用非常广泛， 无论是在计算机还是微处理器中都离不开浮点数。 但是浮点数的加 法运算规则比较复杂不易理解掌握， 而且按照传统的运算方法，运算速度较慢。因此， 浮点 加法器的设计采用了流水线的设计方法。 32 位浮点数运算的摄入处理采用了 IEE754 标准的 “0 舍 1 入”法。 1. 浮点数的介绍 在处理器中，数据不仅有符号，而且经常含有小数，即既有整数部分又有小数部分。根 据小数点位置是否固定，数的表示方法分为定点表示和浮点表示。浮点数就是用浮点表 示法表示的实数。浮点数扩大了数的表示范围和精度。浮点数由阶符、阶码 E、数符、 尾数 N 构成。任意一个二进制数 N总可以表示成如下形式： N= 。通常规 定：二进制浮点数，其尾数数字部分原码的最高位为 1，叫作规格化表示法。因此，扩 大数的表示范围，就增加阶码的位数，要提高精度，就增加尾数的位数。浮点数表示二 进制数的优势显而易见。 （阶符） ( 阶码 ) （数符） （尾数） 浮点数基于 IEE754 标准的表示形式如下： 31 30 23 22 0 32 位浮点数： S E M 63 62 52 51 0 64 位浮点数： S E M 在 IEEE754 标准格式表示的 32 位浮点数中， S 表示浮点数的符号位， 0 表示正数， 1 表示负 数； M表示尾数，共 23 位，用小数表示，小数点放在尾数域的最前面； E 表示阶码，共 8 位，采用移码方式表示正负指数。移码方法对两个指数的大小的比较和对阶操作比较方便。 采用这种方式时， 浮点数的指数真值 e 变成阶码 E 时，应将指数 e 加上一个固定的偏移地址 127 （二进制数），即 E=e+127 在 IEEE754 标准中，一个规格化的 32 位浮点数 X 。 的真值可表示为 s Ｅ－127 X＝( － 1) ×(1. Ｍ) ×2 e＝ Ｅ－127 一个规格化的 64 位浮点数 ｘ的真值为 s Ｅ－1023 X＝( － 1) ×(1