2021年可编程逻辑器件实验报告完整版.docVIP

秋《可编程逻辑器件》 课程设计汇报 汇报题目: 数字钟试验汇报 姓名 学号 邮箱 成绩 组长 组员 设计内容概述 功效概述: 一个含有计秒、 计分、 复位数字钟, 数字钟从0开始计时, 计满60秒后自动清零, 分钟加1, 最大计时显示59分59秒。用A7按键作为系统时钟复位, 复位后全部显示00 00, 重新开始计时。 1.2 输入输出接口: NET clk LOC = B8 ; NET dula[0] LOC = L14 ; NET dula[1] LOC = H12 ; NET dula[2] LOC = N14 ; NET dula[3] LOC = N11 ; NET dula[4] LOC = P12 ; NET dula[5] LOC = L13 ;NET dula[6] LOC = M12 ; NET dula[7] LOC = N13 ; NET rst LOC = A7 ;NET wela[0] LOC = F12 ; NET wela[1] LOC = J12 ; NET wela[2] LOC = M13 ; NET wela[3] LOC = K14 ; 系统框图及模块划分 采取自顶向下分层设计思想大约设计示意图以下: 计时器 秒计数 分计数 动态显示 60进制 组员任务划分 1: 负责本课题开展, 组织, 协调及任务分配与安排问题, 查找课题相关资料, 完成主程序, 及接口控制文件编写。 2: 完成份频器模块程序编写, 以及最终汇报整理。 3: 查找课题相关资料, 参与子程序计数器模块编写。 4: 完成数码管部分程序编写, 并完成程序仿真及测试。 张 各模块具体设计 模块1: 分频器 功效: 分频器, 能将高频脉冲变换为低频脉冲, 它可由触发器以及计数器来完成。因为一个触发器就是一个二分频器, N个触发器就是2N个分频器。假如用计数器作分频器, 就要按进制数进行分频。比如十进制计数器就是十分频器, M进制计数器就为M分频器。 通常使用石英晶体振荡器频率为32768HZ, 要想用该振荡器得到一个频率为1HZ秒脉冲信号, 就需要用分频器进行分频, 分频器个数为2N= 32768HZ, N =15 即有15个分频器。这么就将一个频率为32768HZ振荡信号降低为1HZ计时信号, 这么就满足了计时规律需求: 60秒=1分钟, 60分=1小时。 输入输出接口定义 模块1输入输出接口定义 信号名称 方向 位宽 说明 rclk in 1 系统时钟 rst in 1 系统复位信号,低有效 dclk out 1 分频输出 模块具体设计思绪: 分频器模块用verilog语言实现采取“计数-翻转”方法。在模块中,当计数变量计数至某一值n时输出信号翻转一次,如此循环,便能够输出占空比为50%方波信号,设计程序为: module DIV_FRE( rclk, dclk, rst); input rclk; input rst; output dclk; reg dclk; parameter DIV=50; reg[25:0] buff=26d0; always @(posedge rclk or posedge rst) begin if(rst) begin buff=0; dclk=0; end else begin if(buff==DIV-1) begin buff=0; dclk=1; end else begin dclk=0; buff=buff+1; end end end Endmodule 模块2: 计数器 功效: 计时器包含分计数、 秒计数, 其中秒计数改变频率和1Hz时钟信号频率是一样。在时钟运行过程中有多个时间节点是需要尤其注意: 59秒、 59分59秒, 这两个时刻将会产生进位, 59分59秒这个时刻时间将会归零, 只要注意这多个时刻判定并采取对应方法便可完成正常计数。 模块2输入输出接口定义 信号名称 方向 位宽 说明 clk in 1 系统时钟 rst in 1 系统复位信号,低有效 num out 1 计数输出 模块具体设计思绪: 本设计中计时器模块完全采取verilog语言描述,计时器基础原理是利用两个模60计数器,串