《Verilog HDL数字设计与综合（第二版）》教学课件—第14章.使用Verilog HDL进行逻辑综合.pptVIP

EDA技术与Verilog HDL语言 第十四章 逻辑综合 本章学习目标 对逻辑综合的概念进行定义，解释逻辑综合的优点。 弄清楚哪些Verilog HDL结构和操作符能用于逻辑综合，理解逻辑综合工具如何解释这些结构。 解释使用逻辑综合进行设计的典型流程，描述基于逻辑综合设计流程的主要组成部分。 描述如何验证由逻辑综合生成的门级网表。 了解编写高效率RTL描述的各种技巧。 描述能为逻辑综合提供最佳门级网表的分割技术。 使用逻辑综合的方法进行组合电路和时序电路的设计。 14.1 什么是逻辑综合 简而言之，逻辑综合是在标准单元库和特定的设计约束的基础上，把设计的高层次描述转换成优化的门级网表的过程。标准单元库可以包含简单的单元，例如与门、或门和或非门等基本逻辑门，也可以包含宏单元，例如加法器、多路选择器和特殊的触发器。 最初的时候设计师采用人力作为开发核心。 14.1 什么是逻辑综合（续） 计算机辅助逻辑综合工具的出现已经把高层次描述向逻辑门的转化过程自动化了。设计者不需要在脑子里实现逻辑综合，他们现在可以把精力集中在体系结构的方案、设计的高层次描述、精确的设计约束和标准单元库中的单元优化上。这些都作为计算机辅助逻辑综合工具的输入。 14.2 逻辑综合对数字设计行业的影响 手动设计的限制： 对于大规模设计来说，手动转换更容易带来人为的错误。一个很小的逻辑门的遗漏可能意味着整个模块的重新设计。 设计者一直都不能确信设计约束是否会得到满足，直到完成门级实现并进行了测试。 把高层次设计转换成逻辑门占去了整个设计周期的大部分时间。 如果门级设计不满足要求，模块的重新设计时间非常长。 推测难以验证。例如，设计者设计了一个以20 ns时钟周期工作的门级模块。如果设计者想分析该电路是否能够优化到以15 ns的时钟周期运行，整个模块不得不重新设计。因此，为了验证这种推测，需要重新进行设计。 每个设计者以不同的方式实现模块设计，设计风格缺乏一致性。对于大规模设计来说，这意味着其中的各个小模块可能是最优化的，但是整个设计却不是最优化的。 如果在最终的门级设计中发现了一个错误，可能需要重新设计数以千计的逻辑门。 库单元的时序、面积和功耗是与特定制造工艺相关的。因此，如果在门级设计完成之后，公司改变IC制造商，这可能意味着重新设计整个电路，还可能要改变设计方法。 设计技术是不可能重用的。设计是特定于工艺的，难以改变，也难以重用。 14.2 逻辑综合对数字设计行业的影响（续） 自动逻辑综合工具解决方式： 采用高层次设计方法，人为的错误会更少，因为设计是在更高的抽象层次描述的。 高层次设计无需过多关注设计约束。逻辑综合工具将把高层次设计转换到门级网表，并确保满足所有的约束。如果不能满足，设计者就回去修改高层次设计，重复这一过程，直到获得满足时序、面积和功耗约束的门级网表为止。 从高层次设计到逻辑门的转换非常迅速。有了这方面的提高，设计周期可以大大缩短。以前耗费数月的设计现在可能仅需数小时或数天就能完成。 模块重新设计所需的反复时间更短，因为改变仅需在寄存器传输级完成；然后，设计只需简单地重新综合获得门级网表。 推测容易验证。高层次描述不需要改变。设计者只需把时序约束从20 ns改变到15 ns，并重新综合设计，以获得时钟周期优化为15 ns的新门级网表。 逻辑综合工具在整体上优化了设计，这样就消除了由于不同模块之间和局部优化的各个设计之间的设计风格不同所带来的问题。 如果发现门级设计中有错误，设计者回头修改高层次描述以消除错误。然后，高层次描述再次读入逻辑综合工具，自动生成新的门级描述。 逻辑综合工具允许进行与工艺无关的设计。可以在不考虑IC制造工艺的情况下编写高层次描述。逻辑综合工具使用某个IC制造商提供的标准单元库中的单元，把设计转换成逻辑门。如果改变工艺或者IC制造商，设计者只需在新工艺的标准单元库的基础上使用逻辑综合，重新把设计综合到逻辑门。 由于设计描述与工艺无关，所以设计重用变成了可能。例如，如果微处理器中I/O模块的功能不改变，该I/O模块的RTL描述可以用于同系列微处理器的设计中。如果工艺改变了，综合工具只需映射到需要的工艺。 14.3 Verilog HDL综合 为了逻辑综合的目的，目前都在寄存器传输级（RTL）层次用硬件描述语言（HDL）编写设计。术语RTL用于表示HDL的一种风格，该风格的HDL描述采用了数据流和行为结构相结合的方式。逻辑综合工具接受寄存器传输级HDL描述并把它转化为优化的门级网表。Verilog和VHDL是两种最流行的在RTL级上描述功能的HDL语言。 本章讨论基于RTL的Verilog HDL逻辑综合。用于把行为描述转换成RTL描述的行为综合工具发展缓慢，但是基于RTL的综合已经