半加器全加器的工作原理和设计方法实验报告.docVIP

一、 实验目的 1、 学习和掌握半加器全加器的工作原理和设计方法。 2、 熟悉EDA工具Quartiis II的使用，能够熟练运用VribgHDL语宫在 Quanus 11下进行工程开发、调试和仿宾。 3、 掌握组合逻辑电路在Quartus H中的图形输入方法氏文本输入方法， 掌握层次化诛计方法。 4、 掌握半加器、全加器采用不同的描逑方法。 二、 实验内容 1、 完成半加器全加器的诛计，包括原理图输入，编译、综合、适配、仿真等。并将半加器电路诛 置成一个硬件符号入库 2、 建立更髙层次的原理图设计，利用1位半加器构成1位全加器，并完成编译、综合、适配、仿 真并硬件测试 3、 采用图形输入法设计1位加法器分别采用图形输入和文本输入方法，设计全加器 4、 实脸报告：详细叙述1位全加法器的设计流程，给出各层次的原理图氏其对应的仿真波形图， 给出加法器的上时序分析惰况，晟后给出硬件测试流程和结杲。 三、实验步骤 1、 建立一个 Projccto 2、 编轻一个VHDL程序，要求用VHDL结构描逑的方法诛计一个半加黑 3、 对该VHDL程序进行编译，修改错误。 4、 建立一个波形文件。（根据真值表） 5、 对该VHDL程序进行功能仿真和时序仿真 四、实验现象 任务1：半加器其值表描述方法 代码如下： 半加耦是只考虑两个加数本身，而不考虑来自低位进位的逻辑电路 S= A B+A B CO=A