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EDA 导论及 VHDL 技术实验 实验一 在 QuartusII6.0 中用原理图输入法设计 1 位全加器 一、实验目的 1、熟悉利用 Quartus Ⅱ6.0 的原理图输入方法设计简单组合电路。 2、掌握层次化设计的方法，并通过 1 位全加器的设计把握利用 EDA 软件进行原理图 输入方式的电子线路设计的详细流程。 二、实验内容 1 位全加器可以用两个半加器及一个或门连接而成，因此首先需要完成半加器的设计。 半加器及全加器的的电路原理图分别如图 1- 1 和 1- 2 所示。 图 1- 1 半加器原理图 图 1- 2 全加器原理图 半加器和全加器的设计操作步骤如下，包括原理图输入、编译、综合、适配、仿真、实 验板上的硬件测试。 1、启动 Quartus Ⅱ6.0 软件 双击计算机桌面上的“ Quartus Ⅱ6.0 ”图标，进入 Qu