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七段数码管显示 16 进制计数器的 VHDL设计
一、 实验目的：
1、 熟悉 QuartusII 的使用
2、 掌握七段数码管的 VHDL设计
3、 掌握 16 进制计数器的 VHDL设计
4、 元件例化语句的使用
二、 实验内容：
用 VHDL语句进行七段数码管、 16 进制计数器和七段数码管显示 16 进制计数器的
设计，用 VHDL写成的七段数码管及 16 进制计数器进行打包并在七段数码管显示 16 进
制计数器进行调用。用元件调用语句、例化语句来描述七段数码管显示 16 进制计数器
的顶层文件。也要用 VHDL进行波形的仿真，然后把仿真得到的波形与理论上的真值表
进行比较看是否一致。
三、 实验条件：
（1）、开发软件： QuartusII
（2 ）、实验设备：计算机
（3）、所用芯片： Altera 公司 Cyclone 系列的 EP1C3T144C8芯片
四、实验设计：
程序框图
七段数码管 VHDL源程序 :
library ieee;
use ieee.std_logic_1164.all;
entity decl7s is
port(d:in std_logic_vector(3 downto 0);
led:out std_logic_vector(6 downto 0));
end;
architecture a of decl7s is
begin
process(d)
begin
case d is
when0000=led=0111111;
when0001=led=0000110;
when0010=led=1011011;
when0011=led=1001111;
when0100=led=1100110;
when0101=led=1101101;
when0110=led=1111101;
when0111=led=0000111;
when1000=led=1111111;
when1001=led=1101111;
when1010=led=1110111;
when1011=led=1111100;
when1100=led=0111001;
when1101=led=1011110;
when1110=led=1111001;
when1111=led=1110001;
when others=null;
end case;
end process;
end a;
16 进制计数器 VHDL源程序 :
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity CNT16 is
port( CLK,RST,EN: in std_logic;
CQ: OUT std_logic_vector(3 downto 0);
COUT:OUT std_logic);
end CNT16;
architecture behav of CNT16 is
begin
process(CLK,RST,EN)
VARIABLE CQI:std_logic_vector(3 downto 0);
begin
if RST=1 then CQI:=(others=0);
elsif CLKevent and CLK=1 then
if EN=1then
if CQI15 THEN CQI:=CQI+1;
end if;
else CQI:=(others=0);
end if;
end if;
end if;
if CQI=15 THEN COUT=1;
else COUT=0;
CQ=CQI;
end process;
end architecture behav;
七段数码管显示 16 进制计数器 VHDL源程序
library ieee;
use ieee.std_logic_1164.a
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