用fpga实现的七段数码管vhdl代码.docxVIP

设计目的： 根据四位（高电平）输入选择七段数码管的管脚输出（高电平）。 lnput(3 down to 0) — Output(7 downto 0) 设计分析： 端口： 输入端 口： lnput（3 downto 0） 输出端口： Output。downto 0） 功能： 输入4位组合2进制译码16进制数（高电平有效）， 由七段数码管对应引脚组合输出显示译码（高电平有效） 使用引脚：输出引脚:N19; N15; R20; R18; U20; T18; U18; W20; 输入引脚 F18; G20; J18; L18; 具体设计: Vhd代码：国晶 - Behavioral (sevenled_rhd. rhd) library IEEE; use Uncomment the following library declaration if instantiating ■■- any Xilinx primitives in this code. -library UNISIM; -use sevenled_vhd is Port ( input: in STD_LOGIC_VECTOR (3 downto 0); led : out STD_LOGIC_VECTOR (7 downto 0)); end sevenled_vhd; architecture Behavioral