数字逻辑电路第七章中规模通用集成电路及其应用71加法器.pptx

数 字 逻 辑第七章 中规模通用集成 电路及其应用授课教师： 郭龙坤Email: lkguo@fzu.edu.cn本章知识要点： ● 熟悉常用中规模通用集成组合电路：加法器，编 码器，译码器，数据选择器，数值比较器，奇偶 校验器等； ● 熟悉常用中规模通用集成电路的逻辑符号、基本 逻辑功能、外部特性和使用方法； ● 用常用中规模通用集成电路作为基本部件，恰当 地、灵活地、充分地利用它们完成各种逻辑电路 的设计，有效地实现各种逻辑功能。 7.1 常用中规模组合逻辑电路 使用最广泛的中规模组合逻辑集成电路有二进制并行加法器、译码器、编码器、多路选择器和多路分配器等。 7.1.1 二进制并行加法器 　二进制并行加法器：是一种能并行产生两个二进制数算术和的组合逻辑部件。 类型及典型产品 　按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。 一、构成思想加法器是组成算术加法运算部件的重要单元电路。 半加：不考虑从低位来的进位； 全加：相加过程中，既考虑加数、被加数又考虑 低位的进位位。1 0 1 1 a被加数 b加数+ 1 0 1 1） c进位11101 0 1 1 0 s和先分析两个二进制数的相加过程：半加器的框图逻辑符号全加器的框图逻辑符号1、 半加器电路 A BCOS0 0000 1011 0011 110半加器电路 输出表达式 写真值表 分析： 已知一位二进制数的算术运算规则： 0+0=00，0+1=01，1+0=01，1+1=10 对比真值表可知：和的低位与S 一致，进位位与CO 一致。结论：图示电路实现了半加器。C1iB i=1=1A iS iHC2、 全加器电路＆根据电路写出输出表达式≥1i-1全加器电路Ci-1 Ai BiC iS i0 0 0000 0 1010 1 0010 1 1101 0 0011 0 1101 1 0101 1 111对比真值表可知：和的低位与S 一致，进位位与Ci 一致。结论：图示电路实现了全加器根据表达式写出真值表 分析对比算术运算总结：?加数?和as 不考虑低位来的进位的加法00半加器?被加数cb0?向高位进位0半加器的框图?加数?和要考虑低位的进位??asii?被加数bi全加器?低位来的进位cci-1i?向高位进位全加器的框图3．串行进位二进制并行加法器串行进位二进制并行加法器：由全加器级联构成，高位的进位输出依赖于低位的进位输入。　串行进位二进制并行加法器的特点：　被加数和加数的各位能同时并行到达各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。由于每一位相加的和都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。 这种加法器运算速度较慢，而且位数越多，速度就越低。 4位串行进位加法器 加数：被加数：和： 特点： 实现方法简便，但电路工作速度较慢。最终完成运算花费的时间是各级加法器的时延之和。 解决办法：采用先行进位的方案。 4、 超前进位加法器提高加法器的运算速度 必须设法减小或去除由于进位信号逐级传送所花费的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。 　超前进位二进制并行加法器：根据输入信号同时形成各位向高位的进位，然后同时产生各位的和。通常又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。　典型芯片有四位二进制并行加法器74283。 　四位二进制并行加法器的构成思想如下： 　由全加器的结构可知， 第i位全加器的进位输出函数表达式为 令　　　　　　　　　　　　（进位传递函数）　（进位产生函数）则有 　当 i=1、2、3、4时，可得到4位并行加法器各位的进位输出函数表达式为：　由于C1～C4是Pi、Gi和C0的函数，即Ci=f(Pi,Gi,C0),而Pi、Gi又是 Ai、Bi的函数，所以，在提供输入Ai、Bi和C0之后，可以同时产生C1～C4。通常将根据Pi、Gi和C0形成C1～C4的逻辑电路称为先行进位发生器。二、四位超前进位二进制并行加法器的外部特性和逻辑符号 图中，A4、A3、A2、A1 ------- 二进制被加数；　B4、B3、 B2、B1 ------- 二进制加数；　F4、 F3、 F2、 F1 ------相加产生的和数；　C0 ----