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E DA 频 率 计 设 计 ( 共 1 8 页 ) --本页仅作为文档封面，使用时请直接删除即可 -- -- 内页可以根据需求调整合适字体及大小 -- 八位十六进制频率计设计 摘要 频率计又称为频率计数器，是一种专门对被测信号频率进行测量 的电子测量仪器。可用来测量频率、时间、周期、计数。该设计是利 用 VHDL语言实现频率计的功能，频率计主要由四个模块构成： 计数 模块、锁存模块 显示模块以及控制模块。对各个部分的设计思路、对 各部分电路设计方案的选择、元器件的筛选、以及对它们的调试、对 调试结果的分析，最后得到实验结果的方方面面。 关键字：频率计、 VHDL、元件例化。 Abstract Frequency meter is called for frequency counter ,which is a specialized measuring device to be used for measuring measured signal frequency . It can be used to measure frequency,time,period, layout make use of VHDL language to come true the function of frequency meter,it is made up of four blocks which are counting block,registering block,showing block and curbing ,electric circuit project design ,component screen , shakedown test and analysing result of every part,finally getting all aspects of experimenting result. Key : frequency meter, VHDL,component. 一．原理 八位十六进制频率计是由 TFCTRL的计数使能信号 CNT_EN能产生一 个 1 秒脉宽的周期信号，并对频率计中的 32 位二进制计数器 COUNTER32B的 ENABL使能进行同步控制。当 CNT_EN高电平时允许 计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期 间，首先需要一个锁存信号 LOAD的上跳沿将计数器在前一秒钟的计 数值锁存进各锁存器 REG32B中，并由八位十六进制 7 段译码器译出， 显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的 清零信号而不断闪烁。锁存信号后，必须有清零信号 RST_CNT对计数 器进行清零，为下一秒的计数操作作准备。 二．方案论证 用 VHDL设计电路系统，可以把任何复杂的电路系统视为一个模块， 对应一个设计实体。在 VHDL层次化设计中，它所设计的模块既可以是 顶层实体，又可以是较低层实体，但对不同层次模块应选择不同的描 述方法。在系统的底层设计中，采用 VHDL进行描述，由于其对系统很 强的行为描述能力，可以不必使系统层层细化，从而避开具体的器件 结构，从逻辑行为上直接对模块进行描述和设计，之后， EDA软件中 的 VHDL综合器将自动将程序综合成为具体 FPGA／CPLD等目标芯片的 网表文件，无疑可使设计大为简化。 VHDL 特点： 1.能形式化地抽象