数字系统设计试卷2012A卷参考.pdfVIP

中国矿业大学 2012～2013 学年第 一 学期 《 数字系统设计基础 》试卷（ A ）卷 考试时间： 100 分钟 考试方式：闭卷 学院 _________班级 _____________姓名 ___________ 学号 ____________ 题号 一 二 三 四 总分 得分 一、选择题（ 20 分，每题 2 分） 1. 不完整的 IF 语句，其综合结果可实现： _________ A. 三态控制电路 B. 条件相或的逻辑电路 C. 双向控制电路 D. 时序逻辑电路 2．关于进程语句说法 错误 的是 _________ A. PROCESS 为一无限循环语句 (执行状态、等待状态 ) B. PROCESS 中的顺序语句具有明显的顺序 /并行运行双重性 C. 进程必须由敏感信号的变化来启动 D. 变量是多个进程间的通信线 3、对于 VHDL 以下几种说法错误的是 ___________ A. VHDL 程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义 元件的引脚 B. 一个完整的 VHDL 程序总是由库说明部分、实体和结构体等三部分构成 C. VHDL 程序中是区分大小写的 D. 结构体描述元件内部结构和逻辑功能 4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述 ___________ 。 A. 实体与结构体之间的连接关系； B. 器件的内部功能； C. 实体使用的库文件； D. 器件外部可见特性如端口的数目、方向等 5. 组合逻辑电路中的毛刺信号是由于 ______ 引起的。 A. 电路中存在延迟 B. 电路不是最简 C. 电路有多个输出 D. 电路中使用不同的门电路 6. 下列关于临界路径说法正确的是 ___________ A. 临界路径与系统的工作速度无关 B. 临界路径减小有助于缩小电路规模 C. 临界路径减小有助于降低功耗 D. 临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径 7. 关于 FPGA 和 CPLD 的区别说法正确的是 ___________ A. CPLD 更适合完成各种算法和组合逻辑， FPGA 更适合于完成时序逻辑 B. FPGA 的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而 CPLD 的分段式 布线结构决定了其延迟的不可预测性 C. 在编程上 CPLD 比 FPGA 具有更大的灵活性 D. CPLD 的集成度比 FPGA 高 ,具有更复杂的布线结构和逻辑实现。 8．ENTITY counter IS PORT( Clk : IN STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0)); END ________; A. counter23 B. counter C. work D. entity 9. 下列关于并行和顺序语句的说法中， 错误 的是 _________ A. 顺序语句的书写过程与执行过程基本一致 B. IF 语句属于顺序语句 C. 块语句属于顺序语句 D. 并行语句中的各语句之间可有信息往来，也可以互相独立、互不相关 10. 基于 EDA 软件的 CPLD/FPGA 设计流程，以下流程哪个是正确的 ______ A. 原理图 /HDL 文本输入