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Tco 探秘（原创） getmoon@ 希望大家喜欢，如果有什么不正确之处，请指出，必改。 1. 何为 Tco 在 FPGA 中，Tco 有两种： (1) 触发器 Tco (2) 管脚输出 Tco 触发器 Tco 由FPGA 的器件速度等级，工艺决定。一般在几百 ps 左右。管脚输出 Tco 是指从输出触 发器信号从管脚输出的延迟。本文指讨论管脚 Tco 。 2. Tco 的作用 在 FPGA 和外部芯片由同步通信时，Tco 是保证系统能够工作与设定频率的重要因素。假设当前 A 芯 片输出信号到 B 芯片。为了能够使 A 芯片的数据达到 B 芯片，并且满足 B 芯片的 setup/hold 时间要求。必 须保证 , A 芯片的 Tco + B 芯片的 Tsu T 3. Tco 的组成 Tco 的延迟有三部分组成： 输出触发器的触发器 Tco 输出触发器输出管脚到 IOE 的走线延迟 IOE 内部延迟 在这 3 个延迟中，触发器内部 Tco 非常小，只有几百个 ps ，相对于其他两个延迟，可以忽略不计。 4. Tco 的优化 为了优化Tco , quartus 提供了一个优化选项，就是“ Fast Output Register “ 。 意思是使用IOE中的 输出寄存器直接用于逻辑寄存器。这样可以减少输出寄存器到pad的走线距离，达到优化Tco的目的。 另外，quartus 的Tco 的计算方法和前面有所不同, quartus 的Tco 的计算如下所示： 输入时钟管脚和输出触发器时钟之间的 skew 触发器内部 Tco 触发器- IOE - pad 延迟 可以看出，3 小节提到的计算方法是以输出触发器的时钟为参考的延迟。 而 quartus 计算的方法是以 时钟输入管脚为参考。 Quartus 的分析如下所示： Info: Slack time is 15 ps for clock Clk[0] between source register out[3]~reg0 and destination pin out[3] Info: + tco requirement for source register and destination pin is 5.000 ns Info: - tco from clock to output pin is 4.985 ns Info: + Longest clock path from clock Clk[0] to source register is 2.401 ns Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_29; Fanout = 4; CLK Node = Clk[0] Info: 2: + IC(0.723 ns) + CELL(0.209 ns) = 2.401 ns; Loc. = IOC_X0_Y1_N0; Fanout = 1; REG Node = out[3]~reg0 Info: Total cell delay = 1.678 ns ( 69.89 % ) Info: Total interconnect delay = 0.723 ns ( 30.11 % ) Info: + Micro clock to output delay of source is 0.664 ns Info: + Longest register to pin delay is 1.920 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = IOC_X0_Y1_N0; Fanout = 1; REG Node = out[3]~reg0 Info: 2: + I