数控分频器的VHDL设计.docxVIP

广州大学学生实验报告 广州大学学生实验报告 设计原理：本程序设计的主要思路是，设计一个单向计数器，从预置数 D （起点）开始计数，计数到设定 的最大值（OXFF，输出信号POUT取反，与此同时，计数器回归到预置数起点 D继续计数，继续计数到最 实验室： 电子信息楼317EDA 2017 年11月1日 学院 机电学院 年级、专 业、班 电信 151 姓名 苏伟强 学号 1507400051 实验课 程名称 可编程逻辑器件及硬件描述语言实验 成绩 实验项 目名称 实验6数控分频器的VHDI设计 指导老师 秦剑  大值后，POUT再次取反，如此往复，产生了一个原始时钟信号的分频信号 POUT频率为f clk （Hz） 0XFF D P_SEG的功能：P_SEG部分负责从计数起点 D,在每一次时钟的上升沿往上计数，并且在计数到 OXFF的时 候产生一个信号 FULL=1,传递到P_DIV进行动作处理。 P_DIV的功能：P_DIV的触发信号是FULL=0到FULL=1的上升沿跳变，意思就是说，当计数到TOP值的时候， P_DIV会产生动作，具体的动作是将电平 CNT2取反，然后赋值给输出 FOUT使得输出也取反。可以看到随 着计数不断从起点计数到满值，在满值的时候对输出电平进行取反，可以得到一个占空比为 50%勺方波信 一实验目的 a）学习数控分频器的设计、分析和测试方法； 二实验原理 a）数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。 三实验设备 a） EDA实验箱，示波器 四实验内容和结果 a）分析程序各语句功能，设计原理，逻辑功能，并详述 P_REG和P_DIV的功能。程序如图1 1 LIREAJC 1KEJ QBC 1EEI■ STD L001C. 11^4-.AJ.L| 3 t STTC1 不】【i ALL； 4： E ENTITY P0L5E 5 D POTT ( CLK : IX SIT LOGE] € D i W 5Tt LOGIC [1 ISVNTO1 0); FOtfT : OUT ST-^LOGIC ] * Q ENCi; 吕 B APCHIT1ECTORE one OF fULSE 15 10 SIGNAL FVtjL : 5T0_ LOGIC; 11 CEEGIN B P通亡EFEfEJL苴〕 11 14 Vi?: 1 ABLE CNTH - 9TTi^LOj L[ 1 DOTOTO 0): BEGIN 15 ■ IF CLKEVENT AND CLK ■ * I1 THEM 16 ? IF CHT3 ■ * THEM 17 anv :- t； 一当cnto计艷A摘时，输入IHSp植闾歩m■绪井散Umra 10 full -?u： —rawffai岀标諄ts号toll辅出內枣电平 □ else orre讣chrre ■+ i； ■■晋0』醴螺:忤価i计数 20 FULL ? 0-; 且斬七溢也折土垃号FIH^为低电皿 ENT IF; 2 2 END IF; 21 EhlD fflOCESS R RIG ; 24 D IV: PFOCE SS (FULL? 25 VM1ASLE CKT2 i STt_LOGIC； 26 BEGIN Z7 ■ ir FULiBrjErr ant- full - *i thew 28 ?7NTL N-T 7^fT- : -- -L巫话仁吕厂:二-?冷耳〒［加=滸才叫駅 29 IF Cfm ■ F THEN FOOT - 1 h ; 30 ■ ELSE- FOUT p0h ■ EN1 IF； 32 監皿IFj 33 KNI P IIV J ” ENODf 35 3  号，该信号的频率是 f 世 （Hz） 0XFF D b）如图2是程序的仿真波形图 图2 可以看到随着计数起点 D的升高，计数到最大值 OXFF所需要的时间更短了， 也就是说电平取反的周期更短 了，得到的输出信号的频率必然升高，同时也符合 f 世 （Hz）的变换规律。 0XFF D c）目标器件为EP3C40Q240电路选择模式1,键2/键1 （ PIO7-PIO0 ）负责输入8位预置数D,CLK 接clock0,FOUT接扬声器，通过查找芯片引脚手册，找到对应的 PIN脚，并且设置 assignment editor引脚映射，如图3所示： 图3 d）下载程序到开发板，可以看到，随着输入的 D越来越大，蜂鸣器的声音越来越尖锐，说明输出信 号的频率越来越高，接示波器，这里改变高四位（从 0-F ），低四位不变，观察示波器波形以及 频率如图所示： e） 思考题：设计一个正负脉冲宽度可控的分频器，输出正负脉冲宽度由两个 i. 程序如图所示 8位输入控制。 LIS2