译码器的设计实验报告.docxVIP

EDA实验报告书 姓名XXX学号xxxxxxx 实验时间 课 题 名 称 3-8译码器的设计 实 验 E=3 的 1通过一个简单的3- 8員 2、初步掌握VHDL语言白 3、掌握VHDL语言的基本 :码器的设计，让学生掌扌 佝常用语句。 :语句及文本输入的EDA 屋组合逻辑电路的设计方法。 1设计方法。 设 计 要 求 设计 个3 8译码器使其满, 3- 足如I、真值表： 8译码器真值表 选通输入 二进制输入 译码， 输岀 so S1 1 A B L YO Y1 Y2 Y3 I Y5 Y6 I X 1 X X X X 1 1 1 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 1 1 1 0 : X :X: X X X 1 1 1 1 『1. 1 1 r 1 — 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 , 1 1 0 1 1 1 1 1 1 1: 0 r 0 1 :0 1 1 0 1 /1 1 1 r 1 一 0 八1 0 1 1 1 1 1 0 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1: 0 ：0 : 1 0 r1 1 1 1 1 ■1 0 1 r 1 ? 3 0 1 C 1 1 1 1 1 1 1 1 0 -1 1 0 0 1 1 1 1 1 i 1 1 1 1 0 1.采用原理图输入法利用门电路进行设计并实现仿真、下 我。 2.利用VHDL语言输入进行设计并进行仿真。 1根据74138的功能，当S0=1, S仁0, S2=0时译码器处于工作状态。否则 译码 设计思路器被禁止，所有输出端被封锁在高电平。由真值表画出卡诺图，再写出对应表达式,再画出电路。2、 设计思路 器被禁止，所有输出端被封锁在高电平。由真值表画出卡诺图，再写出对应表达 式, 再画出电路。 2、 使用VHDL语言时，应注意头文件以及各种输入的格式，使用IF语句, CASE语句设计电路，最后再用END语句结束程序。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SA IS P0RT( D:IN STD_LOGIC_VECTOR(2 DOWNTO 0); S0,S，S2:IN STD_LOGIC; Y:OUT STD.LOGIC_VECTOR(7 DOWNTO 0)); END ; ARCHITECTURE XIAN I OF SA IS BEGIN PROCESS(D,SO,S1,S2) BEGIN IF (SO=0)THEN Y=” 1111111 ”； ELSIF(SO= AND S1W AND S2=,0*)THEN IF (D(2)=V AND D⑴=O AND D(0)=O)THEN Y=T; ELSIF (D(2)=,0, AND D(1)=G, AND D(0)=T)THEN Y=； ELSIF (D(2)=,0, AND D(1)=TAND D(0)=0*)THEN Y=; ELSIF (D(2)=0‘ AND D(1 )=1 AND D(0)=T)THEN Y; ELSIF (D⑵AND D(1)=,0 AND D(0)=O)THEN Y= ELSIF (D(2)=1‘ AND D⑴如 AND D(0)=T)THEN Y= ELSIF (D(2)=,1, AND AND D(0)=,0,)THEN Y=; ELSIF (D0)=T AND D(1)=T AND D(0)=T)THEN Y=; u i ? _ Q MH* q 55 ZSi 1 1 ! 8 5 UJ 3 a 1 I s s U3 ￡ n -w 6 11. 8 出1 e s s a It. A § q s id i ? r % ra. * 0-8m?ya XEE 巨 AEoa 超EEDC 歩MFynwI? s=cs? EunM 2IUJ- 3H『 I」 EPI ￥cn vlfln is Affoa ??蘆Dn ESAEHDS CG.? anln zoul Qi卷 ￡a s □SS8 是Ol-J aim ?C3 」￡a隹持 stnA Elllu/SMOS mg s §11尊旨Z言a SG8 asloIn 一古.9 w X3 一虻 Mum ss Q qnijj -ss 山。occd UN 山 WON 山 LZZZZZZZZ.IIVA 山 S-J山 ￡一 Qzm --?ZZZZZZZZIIVAL1JS-J山 问题讨论 问题讨论 比较此实