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VHDL 设计 MOORE 型有限状态机时速度问题的探讨 时间 :2008-04-28 来源 : 作者 : 朱小莉 陈迪平 王镇道 点击： 596 字体大小 : 【大 中 小 】 1 引言 随着微电子技术的迅速发展，人们对数字系统的需求也在提高。不仅要有完善的功能， 而且对速度也提出了很高的要求。 对于大部分数字系统， 都可以划分为控制单元和数据单元 两个组成部分。 通常， 控制单元的主体是一个有限状态机， 它接收外部信号以及数据单元产 生的状态信息，产生控制信号序列。 MOORE 型有限状态机的设计方法有多种，采用不同的 设计方法， 虽然可以得到相同功能的状态机， 但它们的速度、 时延特性、占用资源可能有较 大的差异。在某些对速度要求很高的场合，如内存控制器，则需要针对速度进行优化设计。 2 MOORE 型有限状态机的几种设计方法 2.1 输出由状态位经组合译码得到 它的实现方案是：现态与输入信号经组合逻辑得到次态，在时钟的上升沿到来时，状态 寄存器将次态锁存得到现态， 现态经过输出组合逻