无符号数除法参照.pdfVIP

在 Verilog HDL 语言中虽然有除的运算指令， 但是除运算符中的除数必须是 2 的幂，因此无法实现除数为任意整数的除法， 很大程度上限制了它的使用领域。 并且多数综合工具对于除运算指令不能综合出令人满意的结果， 有些甚至不能给 予综合。对于这种情况，一般使用相应的算法来实现除法，分为两类，基于减法 操作和基于乘法操作的算法。 [1] 基于减法的除法器的算法： 对于 32 的无符号除法，被除数 a 除以除数 b，他们的商和余数一定不会超 过 32 位。首先将 a 转换成高 32 位为 0，低 32 位为 a 的 temp_a。把 b 转换成高 32 位为 b，低 32 位为 0 的 temp_b。在每个周期开始时，先将 temp_a左移一位， 末尾补 0，然后与 b 比较，是否大于 b，是则 temp_a 减去 temp_b 将且加上 1， 否则继续往下执行。上面的移位、比较和减法（视具体情况而定）要执行 32 次， 执行结束后 temp_a 的高 32 位即为余数，低 32 位即为商。 Verilog HDL 代码 /* 功能： 32 位除法器 输入参数： 被除数 a，除数 b 输出参数： 商 yshang，余数 yyushu 备注： 采用移位、比较和减法（从高位开始）实现的除法运算 本例实现的是 32 位除法器的例子 */ module division(a,b,yshang,yyushu); input[31:0] a; // 被除数 input[31:0] b; // 除数 output[31:0] yshang; // output[31:0] yyushu; // reg[31:0] yshang; reg[31:0] yyushu; reg[31:0] tempa; reg[31:0] tempb; reg[63:0] temp_a; reg[63:0] temp_b; always @(a or b) begin tempa = a; tempb = b; end integer i; always @(tempa or tempb) begin temp_a = {32tempa}; // temp_b = {tempb,32; // for(i = 0;i 32;i = i + 1) //32 次循环 begin temp_a = {temp_a[62:0],1b0}; // 左移一位 if(temp_a[63:32] = tempb) //注意：temp_a 的高 32 位于 tempb 比较，不 是与 temp_b 比较 temp_a = temp_a - temp_b + 1b1; //加 1 表示商加 1 else temp_a = temp_a; end yshang = temp_a[31:0]; yyushu = temp_a[63:32]; end endmodule 波形仿真与测试结果 图 1 32 位无符号数除法功能仿真图 从仿真图 1 中可以得出， 运算速度很快， 但是这是基于占用大量 LE 的基础 上的，在 FPGA 的设计中，要关心两个参数：逻辑资源的占用率和速度。这种采 用组合逻辑实现的除法器以耗费大量 LE 来获取速度优势的设计在被除数小于 8 位时应用还可以，大于 8 位，就得改变算法。 图 2 32 位无符号除法的分析综合报告 参考文献： [1] 周殿凤，王俊华 .基于 FPGA 的 32 位除法器设计 [J].信息化研究， 2010，36 （3）:26-28