第五章存严储器 .ppt

2．部分译码法 部分译码法是将高位地址线中的一部分（而不是全部）进行译码，产生片选信号。 该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。 采用部分译码法时，由于未参加译码的高位地址与存储器地址无关，因此存在地址重叠问题。 当选用不同的高位地址线进行部分译码时，其译码对应的地址空间不同。 例6-2 CPU地址总线为16位，存储器由4片容量为8KB的芯片构成时，采用部分译码法寻址32KB。 3．线选法 线选法是指高位地址线不经过译码，直接作为存储芯片的片选信号。 每根高位地址线接一块芯片，用低位地址线实现片内寻址。 线选法的优点是结构简单，缺点是地址空间浪费大，整个存储器地址空间不连续，而且由于部分地址线未参加译码，还会出现地址重叠。 例6-3 假定某微机系统的存储容量为8KB，CPU寻址空间为64KB（即地址总线为16位），所用芯片容量为2KB（即片内地址为11位）。 返 回 6.4.3 存储器与控制总线、数据总线的连接 存储器与控制总线的连接 存储器与数据总线的连接 1．存储器与控制总线的连接 与控制总线有关的外部接口信号线有：读写控制线，用于决定操作类型；行选通、列选通信号线（仅对DRAM芯片），用于控制DRAM的行、列地址线输入和动态刷新。 对于工作速度与CPU大体相当的SRAM和各种ROM存储芯片，只需将存储芯片的读/写控制端直接连到CPU总线或系统总线的相应功能端即可。 如果存储芯片的工作速度比较慢，以至于不能在CPU的读写周期内完成读数、写数操作，那么CPU就需要在正常的读写周期之外再插入一个或几个等待周期，以实现读写时序的匹配与操作的同步。 至于DRAM芯片（IRAM除外）的读写控制线和行、列选通信号线，它们和地址线一起，均需由CPU总线或系统总线通过一个接口逻辑来提供。 2．存储器与数据总线的连接 在微机中，无论字长是多少，一般每个存储模块（8位机为单存储模块，16位机为双模块，32位机为4模块）都是以一个字节为基本单位来划分存储单元的，即每8位为一个存储单元，对应一个存储地址。 当用这些存储字长不是8位的芯片构成内存时，必须用多片合在一起并行构成具有8位字长的存储单元。 而在用多片构成存储单元时，它们的地址线、控制线完全是并联在一起的，数据线则分别接在数据总线的不同位线上。 当内存系统的存储器芯片数较多时，基于对总线负载能力的考虑，在数据总线与存储器数据线之间应采用双向驱动器。 返 回 6.4.4 存储器接口举例 例6-4 例6-5 例6-4 用2716 EPROM芯片为某8位微处理器设计一个16KB的ROM存储器。已知该微处理器地址线为A0～A15，数据线为D0～D7，“允许访存”控制信号为M，读出控制信号为RD。画出EPROM与CPU的连接框图。 例6-5 某8位微机有地址总线16根，双向数据总线8根，控制总线中与主存相关的有“允许访存”信号MREQ（低电平有效）和读/写控制信号R/W（高电平读、低电平写）。试用SRAM芯片2114为该机设计一个8KB的存储器并画出连接框图。 返 回