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1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据 不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发 器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳 定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。 数据 传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时 间的值可以为零。 PLD/FPGA 开发 可以自动计算两个相关输入的建立和保 持时间 注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时 间时应该考虑时钟树向前偏斜的情况。在进行后 时，最大延迟用来检查建 立时间，最小 用来检查保持时间。 建立时间的约束和时钟周期有关， 在高频时钟下无法工作时，降低时钟 频率就可以使系统完成工作。保持时间是一个和时钟周期无 参数，如果设 计不合理，使得布局布线工具无法 高质量的时钟树，那么无论如何调整时 钟频率也无法达到要求，只有对所设 作较大改动才有可能正常工作，导 致设计效率大大降低。因此合理的设 的时序是提高设计质量的关键。在 可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足 的。 1.2 FPGA 中的竞争和 现象 信号在 FPGA 器件内部通过连线和逻辑单元时，都有一定的 。 的大小与 连线的长短和逻辑单元的数目有关，同时还受器件的 工艺、工作电压、温 度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于 这两 方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输 出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰 信号称为毛刺。如果一个组合逻辑电路中有毛刺出现，就说明该电路 。（与分立元件不同，由于PLD 内部不 寄生电容电感，这些毛刺将被 完整的保留并向下一级传递，因此毛刺现象在 PLD、FPGA 设计中尤为突出）是 一个逻辑 的例子，从图 3 的 波形可以看出，A、B、C、D四个输入信 号经过布线 以后，高低电平变换不是同时发生的，这导致输出信号OUT出 现了毛刺。（我们无法保证所有连线的长度一致，所以即使四个输入信号在输 入端同时变化，但经过 PLD 内部的走线，到达或门的时间也是不一样的，毛刺 必然产生）。可以概括的讲，只要输入信号同时变化，（经过内部走线）组合 逻辑必将产生毛刺。 将它们的输出直接连接到时钟输入端、清零或置位端口的 设计 是错误的，这可能会导致严重的后果。 所以我们必须检查设计中所有 时钟、清零和置位等对毛刺敏感的输入端口，确保输入 含有任何毛刺 往往会影响到逻辑电路的 性。时钟端口、清零和置位端口对毛刺信号 十分敏感，任何一点毛刺都可能会使系统出错，因此 逻辑电路中是否 以及如何避免 是设计 必须要考虑的问题。 如何处理毛刺 我们可以通过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。例如，在 数字电路设计中，常常采用格雷码计数器取代普通的二进制计数器，这是因为 格雷码计数器的输出每次只有一位跳变，消除了竞争 的发生条件，避免了 毛刺的产生。 毛刺并不是对所有的输入都有危害，例如 D 触发器的 D 输入端，只要毛刺不出 现在时钟的上升沿并且满足数据的建立和