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集成电路与 Verilog 语言 ——实验课设计 注：采用 NC仿真 日 期： 2012 年 11 月 实验 1：分别用门级建模、数据流级建模、和行为级建模实现一个 2 选 1 的 MUX，两个 输入端分别为 A 和 B，当选择端 SEL=0 时，输出 F 选择 A；当选择端 SEL=1 时，输出 F 选择 B。 A SEL B 门级建模： 源代码： //MUX2to1 gatelevel module MUX_gate(a,b,sel,f); input a; input b; input sel; output f; reg f; wire nsel,y1,y2; not unot(nsel,sel)