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全加器逻辑电路图 全加器英语名称为full-adder ，是用门电路实现两个二进制数相 加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位 进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位 全加器。常用二进制四位全加器74LS283。 一位全加器：全加器是能够计算低位进位的二进制加法电路 一位全加器(FA)的逻辑表达式为： S＝A⊕B⊕Cin Co＝AB＋BCin＋ACin 其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输 出； 如果要实现多位加法可以进行级联，就是串起来使用；比如32 位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如 果要并行快速相加可以用超前进位加法， 超前进位加法前查阅相关资料； 如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3 控制）,然后再将 X,Y 和进位数通过全加器进行全加，就是 ALU 的逻 辑结构结构。 即 X ＝f （A ，B) Y ＝f （A ，B ） 不同的控制参数可以得到不同的组合函数,因而能够实现多种算 术运算和逻辑运算。 半加器、全加器、数据选择器及数据分配器 一、实验目的 1.验证半加器、全加器、数据选择器、数据分配器的逻辑功能。 2.学习半加器、全加器、数据选择器的使用。 3.用与非门、非门设计半加器、全加器。 4.掌握数据选择器、数据分配器扩展方法。 二、实验原理 1.半加器和全加器 根据组合电路设计方法,列出半加器的真值表,见表 7。逻辑表达式 为： S =AB + AB= A⊕B C = AB 半加器的逻辑电路图如图 17 所示。 用两个半加器可组成全加器,原理图如图 18 所示。 在实验过程中,我们可以选异或门 74LS86 及与门 74LS08 来实现 半加器的逻辑功能；也可用全与非门如 74LS00、反相器 74LS04 组 成半加器。这里全加器不用门电路构成,而选用集成的双全加器 74LS183。其管脚排列和逻辑功能表分别见图 19 和表 4.9 所示 （a ）用异或门组成的半加器（b ）用与非门组成的半加器 图 17 半加器逻辑电路图 图 18 由二个半加器组成的全加器 图 19 74LS183 双全加器管脚排列图 2.数据选择器和数据分配器 数据选择器又叫多路开关,其基本功能相当于单刀多位开关,其集 成电路有“四选一”、“八选一”、“十六选一”等多种类型。这里 我们以“八选一”数据选择器 74LS151 为例进行实验论证。 数据分配器,实际上其逻辑功能与数据选择器相反。它的功能是使 数据由 1 个输入端向多个输出端中的某个进行传送,它的电路结构类 似于译码器。所不同的是多了一个输入端。若选择器输入端恒为 1, 它就成了上一实验的译码器。实际上,我们可以用译码器集成产品充 当数据分配器。例如,用 2-4 线译码器充当四路数据分配器,3–8 线译 码器充当八路数据分配器。就是将译码器的译码输出充当数据分配器 输出,而将译码器的使能输入充当数据分配器的数据输入。 三、实验内容与步骤 1.半加器、全加器 （1）根据组合电路设计方法,列出半加器的逻辑功能表,见表7。 由异或门74LS86和与门74LS08组成半加器,半加器的实验电路图如 图20所示。74LS86的管脚排列图见图21所示（74LS08管脚排列 图见门电路实验的图2）。 将74LS86、74LS08集成片插入IC空插座中,按实验电路图20 接线,进行半加器逻辑功能验证。 实验时输入端A、B接输入信号,输出端S、C接发光二极管LED, 观察和数与进位数,并记录。 （2）全加器逻辑功能验证：本实验中全加器不用门电路构成,而 选用集成的双全加器74LS183。将74LS183集成片插入IC空插座 中验证其逻辑功能与表 8 中结果进行比 较。 图20 用异或门组成的半加器实验电路图 图 21 74LS86 管脚排列图 表 7 半加器逻辑功