第基本逻辑电路的vhdl设计.pptxVIP

会计学;;5.1.1 基本门电路设计 1．与非门电路 （1）VHDL设计方法 【例5.1】二输入与非门的VHDL描述方法一： LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY nand_2 IS PORT (a, b: IN STD_LOGIC; y: OUT STD_LOGIC); END; ARCHITECTURE one OF nand_2 IS BEGIN y=a nand b; END;;5.1.1 基本门电路设计 1．与非门电路 （1）VHDL设计方法 【例5.2】二输入与非门的VHDL描述方法二： LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY nand_2 IS PORT (a, b: IN STD_LOGIC; y: OUT STD_LOGIC); END; ARCHITECTURE one OF nand_2 IS SIGNAL ab: STD_LOGIC_VECTOR (1 DOWNTO 0); BEGIN ab=ab; --接下页;5.1.1 基本门电路设计 1．与非门电路 ---接上页 process (ab) is begin case ab is when “00”=y=‘1‘; --这里的“=” 相当于THEN或于是 when 01=y=1; when 10=y=1; when 11=y=0; when others=y=null; end case; end process; end; ;（a） 用nand实现的二输入 与非门的RTL电路; 二输入与非门的功能仿真结果如图5.3所示，观察波形可知，输入为a与b，输出为y，且其逻辑关系满足二输入与非门真值表的要求。 ;5.1.1 基本门电路设计 2． 基本逻辑门电路的VHDL描述 【例5.3】基本逻辑门电路的VHDL描述 LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY gate IS PORT (a, b: IN STD_LOGIC; y1，y2,y3,y4,y5,y6: OUT STD_LOGIC); END; ARCHITECTURE one OF gate IS BEGIN y1=a and b; --构成与门 y2=a or b; --构成或门 y3= not a ; --构成非门 y4=a nand b; --构成与非门 y5=a nor b; --构成异或门 y6=not(a xor b); --构成异或非门 END;; 5.1.2 编码器设计 在数字系统中，常常需要将某信息变换为某一特定的代码。把二进制码按一定的规律进行编排，使每组代码具有特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。 编码器是将 2N 个分立的信息代码以N个二进制码来表示。;输入;【例5.4】 8线-3线编码器的VHDL设计 LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY encoder8_3 IS PORT (i: IN STD_LOGIC_VECTOR (7 downto 0) ; y: OUT STD_LOGIC_VECTOR(2 downto 0)); END; ARCHITECTURE one OF encoder8_3 IS BEGIN Process (i) is begin case i is --接下页 ; when =y=“000”; -- 接上页 wheny=001; wheny=010; wheny=011; wheny=100;