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【Word版本下载可任意编辑】 PAGE 1 - / NUMPAGES 1 采用PLL设计时需注意的问题 为了满足ASIC设计中时间进度上的要求，许多工程师都采用了锁相环（PLL）。PLL具有一些人们所希望的特性，包括时钟倍频能力、时钟占空度校正能力以及时钟分配延时消除能力。这些特性使得设计人员能够运用廉价的低频晶体作为其片外时钟脉冲源，并随后开展片上倍频，以生成任何数值的高频内部时钟信号。它们还令设计人员能够通过将建立-保持时间窗口与芯片的时钟脉冲源的边缘对准的方法来控制这些窗口以及芯片接口处的时钟-输出延时。 虽然在构造和功能上看起来很简单，但锁相环充满了各种隐含的复杂性，这些复杂性有可能给哪怕是最好的设计师带来麻烦。当今ASIC工艺中PLL的设计正变得越来越困难，原因是内核薄氧化物器件的阈值之上所留的电源电压峰值储备较为有限。这些器件往往被要求满足目标工作频率并保持电源电压的灵活性。但是，电源电压峰值储备的减少将会对PLL的噪声特性产生不良影响。 构造和操作 若要真正搞清PLL内部的性能问题，就必须首先了解其构造和工作原理。PLL的高级构造似乎是直观明了的，它由相位检测器、电荷泵、环路滤波器和压控振荡器（VCO）所组成。PLL电路被启动后将立即进入一种“解锁”状态，因为VCO分割输出频率与基准频率无关。 然而，环路中的负反应通过聚集周期性基准输入和VCO分割输出的时钟脉冲上升沿之间的相位误差来调整VCO输出频率。综合相位误差使得VCO分割输出频率接近基准频率。当PLL到达“锁定”状态时，相位检测器所检测到的相位误差接近于零，这是因为VCO分割输出频率和相位与基准频率和相位是一致的。由于相位检测器只与VCO分割输出相比较，因此PLL输出频率将比基准和反应输入频率高N倍，从而使得PLL能够完成倍频。 此外，如果时钟分配被加至反应通路，则PLL将把分配时钟信号对准基准信号，以有效消除时钟分配延时。 PLL内部的功能块可由可变数量的模拟和数字电路组成，甚至在全数字电路的极端情况下也是如此。然而，不管是由数字电路组成还是由模拟电路组成，PLL 完成的都是时钟信号相位的生成和校准这样的模拟功能。和模拟功能块一样，它们也面临着象噪声这样的当今ASIC苛刻的混合信号环境中常见且不可防止的模拟技术难题。如果PLL不能对噪声做出良好的响应，它就会导致输出时钟偏离其理想值的时间变换偏移。 输出时钟相位中的这些时间变换偏移通常被称为抖动（jitter）。抖动会通过引发建立时间扰乱而对内部定时通路产生灾难性的影响，也会通过引发导致数据传输误差的建立-保持时间扰乱而影响片外接口。与此同时，其他性能问题（如不稳定性、不适当的频率范围、锁定问题和静态相位偏移）也会影响PLL设计。输出抖动是最为重要的问题之一，也是PLL设计中最难得以合适解决的课题之一。 由片上和片外信号源生成的电源和基底噪声具有很高的数据依存性，并可具有大量包括低频在内的频率分量。基底噪声往往不会象电源噪声那样拥有大量的低频分量，因为在基底和电源之间没有明显的直流下降。在最差的条件下，PLL会出现电源噪声电平和基底噪声电平分别到达标称电源电压的10%和5%的情况。 基底噪声的实际电平取决于IC生产工艺所采用的基底的性质。为了降低出现闩锁的危险性，许多IC生产工艺采用了在同类重掺杂基底上的轻掺杂外延。这些基底往往会在芯片上开展长距离的基底噪声传输，使得噪声不易在通过保护环和附加的基底分接头时被消除。 电源和基底噪声通过引发VCO输出中的频移（它会导致积累多个周期、直到噪声脉冲下陷为止的相移）而对PLL产生影响，在没有影响的情况下PLL能够以其环路带宽所限定的速率对频率误差开展校正。由于相位误差可积累多个周期，因此最差情况下的输出抖动通常是由低频方波噪声信号引起的。如果PLL欠阻尼，靠近环路带宽的噪声甚至会明显。此外，PLL还会在靠近环路带宽的频率上放大基准输入抖动，尤其是在它欠阻尼的时候。 输出抖动类型 输出抖动可用几种方法来测量-相对于绝对时间、相对于其他信号或相对于输出时钟本身。采用第一种方法测量的抖动通常被称为绝对抖动或长期抖动；采用第二种方法测量的抖动被称为跟踪抖动或输入-输出抖动（此时的其他信号系指基准信号），如果基准信号完全是周期性的（因而没有抖动），输出信号的绝对抖动和跟踪抖动是等效的；采用第三种方法测量的抖动（相对于输出时钟）常称作周期性（或周期 -周期）抖动。在单时钟周期里（或在几个时钟周期里），周期-周期抖动可作为时间变换偏差加以测量（被称为周期-第N个周期抖动）。 输出抖动可以用有效值（RMS）来表达，也可用峰