Verilog-HDL-设计与综合-数字集成电路设计方法概述.docx

? ? Verilog HDL 设计与综合/数字集成电路设计方法概述 part3 ? ? 13.测试仿真结构、测试激励描述方式 对于一个典型的电路测试，一般会有个信号源对它的目标电路进行激励然后通过测试设备，对波形进行观察然后确定电路正确与否仿真和测试模块只有模块名没有输入和输出信号的列表激励信号定义为reg型，显示信号定义为wire型这些激励信号通常公采用 initial或 always语句对它进行产生timescale 1ns/1ns：定义了仿真的时间单位以及可以观察到最小信号的时间单位测试激励描述方式目前，主要有以下3种产生测试激励的方法：（1）直接编辑测试激励波形：在测试环境中，用人工的方式去改变信号的电平，产生我们要求的测试向量，但这种方式效率较低（2）用 Verilog HDL语言的时序控制功能，产生测试激励（3）利用 Verilog HDL语言的读文件功能，从文本文件中读取数据：第三种方式对于一些大规模电路，以及可靠性要求较高的测试环境中，通常会使用这种方式 所有的信号在上电之前都要进行初始化1.initia初始化在大多数情况下，Testbench中信号初始化的工作通过 initia过程块来完成，例如：initial temp=0；2.定义信号时初始化Verilog HDL也支持在信号定义时进行初始化，例如：reg[3：0]cnt=4’ b0000 延迟控制通过INITAL语句或 ALWAYS语句加上延迟控制语句，就可以产生所需要的任意的波形信号2.事件语句事件语句实际上就是需要等待这个事件发生的一个过程（eg敏感事件表） 14.串行和并行语句块产生测试信号VERILOG这门课程中，实际上提供很多的语句类型，这就给工程设计人员提供了产生测试信号的多种方式并行语句所有的语句顺序是完全并行的，不会因为前一条语句而影响到后一条语句产生同样一个信号既可以用串行语句相对延迟时间产生，也可以用并行语句绝对延迟时间产生采用 begin、end串行结构，加上外部延迟控制的阻塞性赋值采用串行语句的阻塞性赋值方式后，内部延迟控制和外部延迟控制实际上是一致的15.任务和函数使用函数可以让工程师在编写程序时，能够以较少的语句将内容描述清楚，可以实现代码的复用，高效率编程端口的顺序与端口类型说明的顺序应当是严格一致的任务的方式可以极大地减少程序设计时的代码量 函数的调用方式不能单独存在，它定是调用的过程中会被当作一个返回值去赋给某一个信号对于函数的调用过程，它一定是当作个数值去返回到程序过程中某一个赋值表达式里，这样才能完成函数的调用16.典型测试向量产生方法 时钟信号在硬件中（尤其在数字电路中）是一个非常重要的信号，它始终是存在的一个情况使用 forever语句、while语句for语句以及 always语句，都可以产生在数字电路中，时钟信号并不是50%是0、50%是1一定存在，有可能1的时间会比较长，0的时间会比较短，反之亦然，这就是占空比的概念。用时钟信号去驱动移位寄存器，循环反复地产生序列测试信号在目前使用的处理器（cPU、DSP MCU）中，都是采用总线实现中央处理器和外部控制器的相结合在硬件描述语言中，测试和仿真中会用到很多的语法，合理地使用这些语法会提高测试仿真过程中的编程效率 17 .系统任务和函数的使用（1）显示任务（2）文件管理任务（3）仿真控制任务（4）时间函数（5）随机函数 1.显示这两种方式对于结构性的描述，和硬件描述语言的驱动强度等概念，具有重要意义display在显示结束之后会有一个换行write在显示结束之后没有换行 选通监控任务DISPLAY属于阻塞性串行语句，当执行到这条语句时立即执行，而 STROBE语句在同一时刻所有指令结束之后然后才打印数据连续监控任务display和 strobe语句是在信号指令发生变化时，才进行屏幕打印连续监控任务可以实现，在输出变量表发生变化的时候，就立即打印输出变量决定了 monitor变化的过程在 monitor使用过程中，通常会使用initial语句仿真控制任务使用FNSH语句时，当任务结束后会结束当前的仿真结果，并跳出仿真环境。而STP语句在执行过程中，只会停在需要停的位置上，并不退出仿真环境由于硬件仿真时需要耗费的时间和计算机资源较多，因此工程师通常会在仿真开始之前执行一小段程序，判断出所用的 MEMORY和CPU时间以估算整个仿真过程所用的时间 时间函数t i m e 表 征 的 是 仿 真 在 进 行 的 过 程 中 所 处 的 仿 真 时 刻 由 于 time表征的是仿真在进行的过程中所处的仿真时刻 由于 time表征的是仿真在进行