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关于建立时间、保持时间的讨论 上一篇 / 下一篇 2007-10-25 00:48:17 / 个人分类： FPGA 查看 ( 268 ) / 评论 ( 1 ) / 评分 ( 5 / 0 ) 时钟周期为 T, 触发器 D1 的时钟沿到来到触发器 Q 变化的时间 Tco （CLK--Q ）最大为 T1max, 最小为 T1min, 逻辑组合电路的延迟时间最大为 T2max ，最小为 T2min ，问触发器 D2 的建立时 间和保持时间。 最终答案： T3setupT-T1max-T2max ，T3holdT1min+T2min maxbird ： D2 的保持时间就是时钟沿到来之后 ,D2 的数据输入端要保持数据不变的时间 ,这个时 间是由 D1 和 D2 之间的组合逻辑时延决定的。例如 :假设 D1 和 D2 之间的组合逻辑时延为 2ns, 时钟周期为 10ns, 这意味着在时钟沿来到后， D1 输出的新数据要过 2ns 才会到达 D2 的数据输 入端，那么在这 2ns 内，D2 的数据输入端保持的还是上一次的旧数据，其值不会立即更新，假 设