第1章 EDA的设计导论课件.pptVIP

第一章 EDA设计导论- PLD设计流程 常用的工具有Model Tech公司的ModelSim、 Sysnopsys公司的VCS和Cadence公司的NC-Verilog, 以及 NC-VHDL等软件。 * 第一章 EDA设计导论- PLD设计流程 　 4、综合优化 所谓综合就是将较高级抽象层次的描述转化成较低层 次的描述。综合优化根据目标与要求优化所生成的逻辑连 接，使层次设计平面化，供FPGA布局布线软件进行实 现。 　 综合优化（Synthesis）是指将设计输入编译成由与门、 或门、非门、RAM、触发器等基本逻辑单元组成的逻辑 连接网表，而并非真实的门级电路。真实具体的门级电路 需要利用FPGA制造商的布局布线功能，根据综合后生成 的标准门级结构网表来产生。由于门级结构、RTL级的 HDL程序的综合是很成熟的技术，所有的综合器都可以支 持到这一级别的综合。 * 第一章 EDA设计导论- PLD设计流程 常用的综合工具有Synplicity公司Synplify/Synplify Pro 软件以及各个FPGA厂家自己推出的综合开发工具。  * 第一章 EDA设计导论- PLD设计流程 　5、综合后仿真  　 综合后仿真检查综合结果是否和原设计一致。在仿真 时，把综合生成的标准延时文件反标注到综合仿真模型中 去，可估计门延时带来的影响。但这一步骤不能估计线延 时，因此和布线后的实际情况还有一定的差距，并不十分 准确。目前的综合工具较为成熟，对于一般的设计可以省 略这一步，但如果在布局布线后发现电路结构和设计意图 不符，则需要回溯到综合后仿真来确认问题之所在。在功 能仿真中介绍的软件工具一般都支持综合后仿真。 * 第一章 EDA设计导论- PLD设计流程 　6、实现与布局布线  实现是将综合生成的逻辑网表配置到具体的FPGA芯 片上，布局布线是其中最重要的过程。布局将逻辑网表中 的硬件原语和底层单元合理地配置到芯片内部的固有硬件 结构上，并且往往需要在速度最优和面积最优之间作出选 择。布线根据布局的拓扑结构，利用芯片内部的各种连线 资源，合理正确地连接各个元件。布线结束后，软件工具 会自动生成报告，提供有关设计中各部分资源的使用情 况。 * 第一章 EDA设计导论- PLD设计流程 由于只有FPGA芯片生产商对芯片结构最为了解，所以 布局布线必须选择芯片开发商提供的工具。 * 第一章 EDA设计导论- PLD设计流程 　　7、时序仿真 　　 时序仿真，也称为后仿真，是指将布局布线的延时 信息反标注到设计网表中来检测有无时序违规（即不满足 时序约束条件或器件固有的时序规则，如建立时间、保持 时间等）现象。时序仿真包含的延迟信息最全，也最精 确，能较好地反映芯片的实际工作情况。由于不同芯片的 内部延时不一样，不同的布局布线方案也给延时带来不同 的影响。因此在布局布线后，通过对系统和各个模块进行 时序仿真，分析其时序关系，估计系统性能，以及检查和 消除竞争冒险是非常有必要的。在功能仿真中介绍的软件 工具一般都支持综合后仿真。 * 第一章 EDA设计导论- PLD设计流程 8、板级仿真与验证  　板级仿真主要应用于高速电路设计中，对高速系统的信 号完整性、电磁干扰等特征进行分析，一般都以第三方工 具进行仿真和验证。  * 第一章 EDA设计导论- PLD设计流程 9、芯片编程与调试  设计的最后一步就是芯片编程与调试。芯片编程是指 产生使用的数据文件，然后将编程数据下载到FPGA芯片 中。 　　其中，芯片编程需要满足一定的条件，如编程电压、 编程时序和编程算法等方面。目前，主流的FPGA芯片生 产商都提供了内嵌的在线逻辑分析仪来解决上述矛盾，它 们只需要占用芯片少量的逻辑资源，具有很高的实用价值。 * * * EDA 原理及应用 课程进度安排： 56学时（课堂教学40学时，上机实验16学时） 课堂教学内容： 第1章-EDA设计导论 第2章-可编程逻辑器件设计方法 第3章-VHDL语言基础 第4章-数字逻辑单元设计 第5章-VHDL高级设计技术 第6章-基于HDL和原理图的设计输入 第7章-设计综合和行为仿真 第8章-设计实现和时序仿真 第9章-设计下载和调试 第10章-设计示例（数字钟、UART、数字电压表） * 课程教材 《EDA原理及应用》何宾编著 清华大学出版社,2009.05 《EDA原理及应用实验教程》何宾编著 清华大学出版社,2009.05 *