集成电路设计基础 时序电路.pptx

集成电路设计基础 时序电路第1页/共115页第14章 时序电路引言前面讨论过的许许多多电路都是实现组合逻辑的。在组合逻辑中，输出仅仅是当前各输入的函数。对一个大型数字系统来讲，组合逻辑是必要的，它负责数据加工。然而，一个复杂的数据处理需要一系列操作，而每一步操作的内容和要求往往需要根据以前各个操作的结果。显然，对于一个时序的数字处理系统，其输出是与输入的历史有关的。第2页/共115页14.1 记忆元件时序电路是由记忆元件与组合逻辑组成的。在MOS电路中，有两类记忆元件。14.1.1 静态记忆元件它是由逻辑门反馈组成的。如图, 这是用NOR门交叉耦合而构成的RS-Latch。其特性方程式为联立方程式：图 1第3页/共115页14.1.1 静态记忆元件(续)当R=0，S=0时，可见，输出A和B是互补的，并不受R，S的影响。当R=0，S=1时， 即 当R=1，S=0时， 即 当R=1，S=1时， 这种状态不呈现双稳态，不能锁存信息，因而是不用的，是应当禁止的。图 第4页/共115页14.1.1 静态记忆元件(续)故以NOR为基础的RS-Latch的真值表如下： *是禁止的。第5页/共115页14.1.1 静态记忆元件(续)RS-Latch也可以在NAND基础上构成。如右图14.2所示。其真值表如下：图 *是禁止的。第6页/共115页14.1.1 静态记忆元件(续)对比这两种RS-Latch，可以看出，这两种RS-Latch都以S端作为置位端，以R端作为复位端。只要S=1，Q就为1，只要R=1，Q就为0。但实际上NOR式RS-Latch是以或非门为基础的。NOR的主要特点是“有高出低” ，是高电平控制有效。因而，只要S=1，必然为0，即Q=1，置位。同理，只要R=1， 必有Q=0，复位。而NAND式RS-Latch是以与非门为基础的。NAND的主要特点是“有低出高” ，是低电平控制有效。因而，只要R=0，必有Q=1。故Q=1并不是由S=1来置位的，而是由R=0来置位的。同理，只要S=0，必有 Q =1，即Q=0。 由此可见，在NOR式RS-Latch中，Q=1是由S=1来置位的；Q=0是由R=1来复位的。但在NAND式RS-Latch中，Q=0是由S=0来置位的；Q=1是由R=0来置位的。第7页/共115页14.1.1 静态记忆元件(续) 在NOR式的RS-Latch中，R=0，S=0是不起作用的，R=1，S=1是禁止的。但在NAND式的RS-Latch中，R=0，S=0是禁止的，R=1，S=1是不起作用的。 注意到这些差别后，我们就可以灵活地使用这两种RS-Latch。第8页/共115页14.1.2 动态记忆元件除了静态记忆元件外，MOS工艺又提供了动态记忆元件，这是双极型工艺所没有的。 静态记忆系统中，只要电源是接通的，静态记忆元件就会记住已有的状态。在动态记忆系统中，动态记忆元件只能记住一段时间，大约1?2ms，过后就不保证了。为了要长期记住已有的状态，就需要不断地刷新。最基本的MOS动态记忆元件为一只开关加一只电容器。如右图所示。因而很紧凑，允许设计 高容量的记忆系统。图 第9页/共115页14.1.2 动态记忆元件(续)有一个很好的类比： 恢复逻辑?静态记忆元件和系统 传输逻辑?动态记忆元件和系统前者能主动地克服噪声的影响，恢复逻辑电平。而后者没有这种功能。时序系统可以用许多方法来实现。有同步时序系统与异步时序系统之分。最常见、最容易设计的是同步时序系统，它采用一个中央时钟来同步一系列操作，提供一个全局的通信规程，使芯片内的数据有序地移动。时钟周期，通常又分为若干个节拍(Sub-periods)或相(Phase)，以提供细微的时间单元。时钟波形是很重要的，因为它会影响同步的质量。时钟发生器应是低阻抗的，有足够的驱动能力。第10页/共115页14.1.2 动态记忆元件: 时钟时序系统可以用许多方法来实现。有同步时序系统与异步时序系统之分。最常见、最容易设计的是同步时序系统，它采用一个中央时钟来同步一系列操作，提供一个全局的通信规程，使芯片内的数据有序地移动。时钟周期，通常又分为若干个节拍(Sub-periods)或相(Phase)，以提供细微的时间单元。时钟波形是很重要的，因为它会影响同步的质量。时钟发生器应是低阻抗的，有足够的驱动能力。第11页/共115页14.2 移位寄存器和锁存器14.2.1 静态主从式移位寄存器这是许多数字逻辑设计的教科书上都可以找到的典型电路。如图所示。根据电路名称就可以知道，该电路由两部分组成。主锁存器，它由NOR式RS-Latch组成，用于取数。从锁存器，由NAND式RS-Latch组成，用于输出数据。图第12页/共115页14.2.1 静态