华侨大学第9章 ESD版图.ppt

Copyright by Mo Bing 华侨大学厦门专用集成电路系统重点实验室 ESD保护电路 栅接地NMOS箝位 P+ P+ N+ N+ N+ N+ Non-Gated Thick Oxide N+ to N Well Device Copyright by Mo Bing 华侨大学厦门专用集成电路系统重点实验室 ESD保护电路 栅接地NMOS箝位 P+ P+ N+ N+ N+ N+ Gated Thick Oxide N+ to N Well Device Copyright by Mo Bing 华侨大学厦门专用集成电路系统重点实验室 ESD保护电路 栅接地NMOS箝位 P+ P+ N+ N+ N+ N+ Gated Thick Oxide N+ to N+ Device Copyright by Mo Bing 华侨大学厦门专用集成电路系统重点实验室 ESD保护电路 栅接地NMOS箝位 集成Nwell电阻的NMOS Copyright by Mo Bing 华侨大学厦门专用集成电路系统重点实验室 ESD保护电路 栅耦合NMOS箝位 ESD冲击的两个显著特点是高 峰值电压和高速跳转，几乎所有的 ESD保护电路都是高电压触发，某 些保护电路是信号速度触发。如右 图所示，一个电容连接Input至 MOS的栅，电阻R1接至衬底并保证 MOS的关闭状态，当ESD冲击通过 电容使MOS导通，MOSFET将吸收 剩余的ESD能量。为了使MOS可以 起很好的箝位作用，它的内阻应该 是欧姆级，MOSFET的尺寸需要做 得很大。 速度触发的栅箝位NMOS在 ESD保护电路中应用非常普遍，缺 点是信号速度太快容易误触发。 ESD保护电路 许多低压制程使用SCR做ESD保护 电路，SCR保护电路的连接见右图，在 CMOS制程中，Q1为一垂直的PNP，由 N阱内的P+和Nwell以及Psub构成，横 向NPN Q2由Nwell，Psub和相邻的N+ 构成，R1为阱电阻，R2为衬底电阻。 SCR触发由Q1或Q2的集电结冲击引起， 假设Q2先触发，载流子进入基区，导致 Q2导通，同时Q1能会导通。此两个BJT 互相影响，直至降到维持电压下才会截 止。当R1和R2足够大时，SCR的维持电 压可以小于2V。阻值越小，维持电压越 大。电阻值和维持电压的关系很难确 定。 华侨大学厦门专用集成电路系统重点实验室 SCR箝位 Input PAD R1 Q1 Q2 R2 Copyright by Mo Bing Copyright by Mo Bing 华侨大学厦门专用集成电路系统重点实验室 P+ N+ P+ N+ N+ N+ Nwell Nwell ESD保护电路 GND N+ P+ SCR箝位 Input PAD PAD R1 Q1 R2 Q2 * 华侨大学信息学院电子工程系厦门专用集成电路系统重点实验室 IC工艺和版图设计 第九章 ESD 主讲：莫冰 Email：mobing@hqu.edu.cn Copyright by Mo Bing 华侨大学厦门专用集成电路系统重点实验室 参考文献 1 . Alan Hastings著 . 张为 译 . 模拟电路版 图的艺术.第二版 . 电子工业出版社 . CH13 Copyright by Mo Bing 华侨大学厦门专用集成电路系统重点实验室 CH8 本章主要内容 ESD产生的危害 ESD保护电路 ESD结构选择 Copyright by Mo Bing 华侨大学厦门专用集成电路系统重点实验室 ESD危害 人体在某种环境中可以存放1.5KV~2KV的静电压，这样 高的电压可产生1.3A的峰值电流，如果施以未保护的芯片的 PAD上，将有可能击穿MOSFET的源漏通道或多晶硅栅。 常规IC一般要求可以承受2KV的静态电压，某些特殊IC 要求承受20KV HBM的静电电压。 Copyright by Mo Bing 华侨大学厦门专用集成电路系统重点实验室 ESD危害 电压引起的破坏 —介质击穿：击穿典型MOSFET的栅介质，导致栅 和衬底短路。 —结击穿：如果管脚连接着扩散区，那么在栅氧化 层击穿之