FPGA基于outputdelay的IO约束实例分析.pdfVIP

FPGA基基于于outputdelay的的IO约约束束实实例例分分析析 基于output delay的IO约束实例分析 对于源同步电路，需要将数据和时钟分开送往⽬的芯⽚，通 的做法是让时钟和数据分别通过ODDR输出，但此时默认输出路 径不做时序约束，所以会导致⼯程时序收敛但是上板出问题的现象发⽣，主要还是时序出现了问题。造成这些误差的终极原因 有下⾯⼏点：1、FPGA 内不同Corner下器件 （主要是BUF）的延迟差距⼤；2、数据和时钟在板级线延迟误差；3、⽬的芯⽚ 的setup和hold时间影响；4、⽬的芯⽚阈值电压影响。 对于上述原因产⽣的影响，现有的做法主要为时钟相位偏移和在数据通道加delay ，两种做法框图如下，左边为加output delay ，右边为相位偏移： 图1 加delay和相位偏移框图 对于相位偏移，做法为PLL输出两路相位不同的时钟，⼀路偏移0度相位，⼀路偏移 度相位，这种做法很难⽤约束的⽅法检查 正确性，但是可以通过实验的⽅法改变 的值，使数据和时钟满⾜后级芯⽚的时序，是⼀个简单易⽤的⽅法，缺点是调整不够 精确。 由于FPGA 中IOB资源含有output delay延迟单元，可以以⼏⼗ps的精度改变延迟，使得数据通路加delay的⽅法得以实现。此 时可以预先知道板⼦布线延迟，以及⽬的芯⽚寄存器建⽴保持时间，则可以通过增加约