数字逻辑与数字系统：第4章 组合逻辑基础.ppt

3. 整数类型 用于说明在for循环中用的控制变量等，默认是32位二进制数的宽度，说明格式为： 例如： integer k,cnt; integer 变量名1，变量名2, … ; 2. 寄存器型 用于说明在过程块中赋值的端口或变量，其说明格式有以下两种形式： 例如： reg x,y; reg[7..0] q1,q2; reg 变量名1，变量名2, …… ; reg[msb:lsb] 变量名1，变量名2, …… ; Verilog HDL中变量的数据类型 Verilog HDL的运算符 设有如下定义： wier[3:0] A=4’b0101,B=4’b0011,X; wier[7:0] C=8’h00; wire F=0; 操作类别 运算符及其含义 例子 运算结果 算术运算 +　　　(加) -　　　(减) *　　　(乘) /　　　(除) %　　　(求余) X = A + B X = A - B X = A * B X = A / B X = A % B X = 4’B1000 X = 4’B0010 X ＝ 4’B1111 X ＝ 4’B0001 X ＝ 4’B0010 逻辑运算 !　　(逻辑非) 　　(逻辑与) ||　　(逻辑或) C = !(A == B) C = A 0 C = A || 0 C = 1 C = 1 C = 1 位运算 ~　　(位取反) 　　　(与) |　　　(或) ^　　 (异或) ~^或^~　(同或) X = ~A X = A B X = A | B X = A ^ B X = A ~^ B X = 4’B1010 X＝4’B0001 X＝4’B0111 X = 4’B0110 C = 4’B1001 移位运算 (左移) 　　(右移) C = A 3 X= A 2 C = 8’X = 4’B 0001 并位运算 ｛　｝　(并位) C = { A , B } C = 8’BVerilog HDL的运算符 操作类别 运算符及其含义 例子 运算结果 缩位运算 　　　　(与) ~　　　(与非) |　　　　(或) ~|　　　(或非) ^　　　　(异或) ^~ 或 ~^　 (同或) F = A F = ~A F = |A F = ~|A F = ^A F = ^~A F = 0 F = 1 F = 1 F = 0 F = 0 F = 1 关系运算 == 　　　(等于) != 　　　(不等于) 　　　(大于) 　　　(小于) = 　(大于等于) = 　(小于等于) === 　(全等于) !== 　(不全等于) F = A == B F = A != B F = A B F = A B F = A = B F = A = B F = A === 4’bx101 F = A !== 4’bx101 F = 0 F = 1 F = 1 F = 0 F = 1 F = 0 F = 0 F = 1 条件运算 ? : 　　(条件) X = A B ? A : B X = 4’b0101 赋值运算 = (阻塞赋值) =　　(非阻塞赋值) X = ~A X = ~B X = 4’b1010 X = 4’b1100 设有如下定义： wier[3:0] A=4’b0101,B=4’b0011,X; wier[7:0] C=8’h00; wire F=0; 1）逻辑运算符 2）位运算符 3）逻辑运算符和位运算符的区别 4）缩位运算符 5）移位运算符 Verilog HDL运算符的优先级 Verilog HDL的基本语句 1. 模块定义 module 模块名(模块端口名表) 模块端口和模块功能描述 endmodule 2. 端口语句、端口信号名和端口模式 input/output/inout 端口名1,端口名2,…; //单线端口 input/output/inout [msb:lsb] 端口名1,端口名2,…; //多位宽度端口 3.赋值语句 assign 变量名=表达式; //过程赋值 变量名=表达式; //阻塞赋值 变量名=表达式 //非阻塞赋值 Verilog HDL的基本语句 Verilog HDL的基本语句 Verilog HDL的基本语句 Verilog HDL的基本语句 4. 过程块语句 敏感信号表可以是 “*”号、单个变量名、也可以是多个用逗号或or分隔的变量名表； 如果是上升沿敏感的变量名，则冠以posedge前缀； 如果是下降沿敏感的变量名，则冠以negedge前缀。 语句块可以是单个语句，也可以是用begin和end括起的语句序列。 always @(敏感信号表) 语