数字电路设计common msi.pptxVIP

1 Common MSIs 2 说明： 有3个使能端G1, G2A, G2B，之所以这么多是为了级联扩展。 使能无效时，输出为全1（都无效）。 输出Y0~Y7中只有一个有效（为0），对应着输入端CBA的二进制值。 3-to-8 Decoder 注意各引脚的有效电平。输入/输出的高位在下，低位在上。 3 含有2个独立的2-4译码器，G为使能端。 Dual 2-to-4 Decoder 说明： 注意各引脚的有效电平。输入/输出的高位在下，低位在上。 输出Y0~Y3中只有一个有效（为0），对应着输入端BA的二进制值。 4 EI为使能输入端，无效时（为1），5个输出端都无效（为1）。 8-to-3 Priority Encoder 说明： 注意各引脚的有效电平。输入/输出的高位在上，低位在下。 输出端A2A1A0的二进制值对应着I7~I0中优先级高的有效输入。 EO为使能输出端，用于级联，仅在EI有效，且无有效输入时，EO有效。 GS为组选输出端，仅在EI有效，且有有效输入时，GS有效。 5 G1, G2为使能端，可用于级联。 8-bit Three-State Buffer 说明： 注意各引脚的有效电平。 G1, G2都有效时，实现单向传输 A - Y ； G1, G2有一个或两个无效时，输出端Y进入高阻态。 6 G为使能端，无效时，A, B两端都呈现高阻态。 说明： 注意各引脚的有效电平。 G有效，DIR为1时，实现传输 A - B ； G有效，DIR为0时，实现传输 B - A 。 8-bit Bidirectional Three-State Buffer 7 EN为使能端，无效时，Y为0，Y_L为1。 说明： 注意各引脚的有效电平。 CBA为选择输入端，其二进制值指示D0~D7中的对应输入连至输出Y。 8-input 1bit Multiplexer 8 G为使能端，无效时，Y为0。 说明： 注意各引脚的有效电平。 S为选择输入端，S为0时，Y=A， S为1时，Y=B。 2-input 4bit Multiplexer 9 含有2个独立的4-1多路复用器，G为使能端，无效时，Y为0。 说明： 注意各引脚的有效电平。 BA为选择输入端，其二进制值指示C0~C3中的对应输入连至输出Y。 4-input 2bit Multiplexer 10 9个输入A~I中含有奇数个1时，ODD=1，EVEN=0 说明： 注意各引脚的有效电平。 9-bit Odd/Even Parity Generator 9个输入A~I中含有偶数个1时，ODD=0，EVEN=1 11 ALTBIN为A小于B的输入信号，来自较低位的前级。 说明： 注意各引脚的有效电平。 4-Bit Comparator AEQBIN为A等于B的输入信号，来自较低位的前级。 AGTBIN为A大于B的输入信号，来自较低位的前级。 ALTBOUT为A小于B的输出信号，传给较高位的后级。 AEQBOUT为A等于B的输出信号，传给较高位的后级。 AGTBOUT为A大于B的输出信号，传给较高位的后级。 12 P EQ Q 为 P等于Q的输出信号，低有效。 说明： 注意各引脚的有效电平。 8-Bit Comparator P GT Q 为 P大于Q的输出信号，低有效。 13 C0为来自较低位的前级的进位信号。 说明： 注意各引脚的有效电平。 4-bit Carry-Lockahead Adders C4为本级的进位信号，传给较高位的后级。 S为A+B的和。 14 CLR为异步清零。 说明： 注意各引脚的有效电平。 4-bit Register 15 8-bit Register CLR为异步清零。 说明： 注意各引脚的有效电平。 16 OE为异步的输出使能（Output Enable），即输出端为三态。 当OE无效（为1）时，输出端进入高阻态。 说明： 注意各引脚的有效电平。 8-bit Register 17 EN为输入使能，当EN无效（为1）时，输出端保持原态。 说明： 注意各引脚的有效电平。 8-bit Register 18 8-bit Latch OE为输出使能（Output Enable），即输出端为三态。 当OE无效（为1）时，输出端进入高阻态。 说明： 注意各引脚的有效电平。 19 Synchronous 4-bit Binary Counter CLR为同步清零端，有效时，无论其他输入端是什么，将执行同步清零。 说明： 注意各引脚的有效电平。 LD为同步加载端。在同步清零端CLR无效，