【电子设计】数字逻辑电路加法器试验.pdfVIP

加、减法器 —数字逻辑电路加法器 一、 实验目的 1.了解二进制加法，加法计数器的工作过程。 2.学会计数器的调整及测试。 二、 实验仪器及器件 稳压电源 一台 实验板 一块 数字万用表 一块 集成块 74LS74 74LS112 74LS76 74LS93 三、 实验内容及说明 该电路是二进制并行加法器，是一种能并行产生两个二进制数算术和的组合 逻辑部件. 采用4 位二进制并行加法器设计一个用余3 码表示的1 位十进制数加法器。  根据余3 码的特点，两个余3 码表示的十进制数相加时，需要对相加结果 进行修正。修正法则是：若相加结果无进位产生，则和需要减3；若相加结果 有进位产生，则和需要加3。据此，可用两片4 位二进制并行加法器和一个反 相器实现给定功能，逻辑电路图如图7.6 所示。其中，片Ⅰ用来对两个1 位十进 制数的余3 码进行相加，片Ⅱ用来对相加结果进行修正。修正控制函数为片Ⅰ的 进位输出FC4，当FC4=0 时，将片Ⅰ的和输出送至片Ⅱ，并将其加上二进制数 1101(即采用补码实现运算结果减二进制数00