锁相环路的应用频率合成.pptx

频率合成;第3节 频率合成;; 应用锁相环路的频率合成方法称为间接合成。它是目前应用最为广泛的一种频率合成方法。锁相频率合成的基本框图如图6-20。在环路锁定时，鉴相器两输入的频率相同，即 fd是VCO输出频率fo经N次分频后得到的，即 ? ;图 6-20 锁相频率合成的基本框图; 二、变模分频合成器 如图6-20的基本锁相频率合成器中，VCO输出频率直接加到可编程分频器上。 各种工艺的可编程分频器都有一定的上限频率, 这就限制了这种合成器的最高工作频率。解决这个问题的办法之一是在可编程分频器的前端加一个固定模数V的前置分频器，如图6-21所示。 ECL或CaAs的固定模数分频器可工作到1GHz以上，这就大大提高了合成器的工作频率。 采用前置分频之后，合成器的输出频率为 ;图 6-21 用前置分频的PLL合成器;图6-22 双模分频PLL合成器; 在这一个完整的周期中，输入的周期数为 D=(V+1)N2+(N1-N2)V =VN1+N2 (6-36) ? 若V=10，则 ? D=10N1+N2 (6-37) 其它的双模分频比，例如5／6、6／7、8／9、以及100／101也是常用的。若用100／101的双模分频器，那么V=100 ? D=100N1+N2 (6-38) ;图 6-23 四模分频PLL合成器; 采用变模分频器的目的在于使合成器能工作在高于可编程分频器上限的频率上。解决这个问题的另外一个途径即是用一个本机振荡器，通过混频将输出频率下移，如图6-24所示。 ;图 6-24 下变频PLL合成器; fo=Nfr+Fm =(870～2870)×001+90 =987～1187 MHz ; 三、多环频率合成器 用高参考频率而且仍能得到高频率分辨力的一种可能的方法是，在锁相环路的输出端再进行分频，如图6-25。VCO输出频率经M次分频之后为;图 6-25 后置分频器的PLL合成器;图 6-26 三环锁相频率合成器; 合成器的频率转换时间是由A、B、C三个环共同决定的。因为A、B两个环的参考频率fr=100 kHz，C环的参考频率更高，*所以即使频率分辨力达到1 kHz，而总??频率转换时间仍为 ;图 6-27 CMOS集成双环合成器 ; 环路的输出频率 ; 四、小数分频合成器 锁相频率合成器的基本特性是，每当可编程分频器的分频比改变1时，得到输出频率增量为参考频率fr。为提高频率的分辨力就需减小参考频率fr，这对转换时间等性能是十分不利的。我们设想，假若可编程分频器能提供小数的分频比，每次改变某位小数，那就能在不降低参考频率的情况下提高频率分辨力了。这是一个理想的办法，可惜数字分频器本身无法实现小数分频。 ;图 6-28 小数分频PLL合成器;图 6-29 图6-28电路的波形图; 五、频率合成器实例 (1)图6-30是一个用MC145106构成的单环锁相频率合成器,作为民用电台的发射机主振和接收机第一、第二本振。 ;图6-30 单工民用电台用单环锁相频率合 成器 ; (2) 图6-31是用MC145106构成的双环锁相频率合成器,应用于航空电台。图崐中上部是一个VHF环,参考振荡频率为1024 MHz,鉴相频率为fr1=5 kHz。 ; 图 6-31 双环锁相频率合成器 ; (3) 图6-32是用MC145152构成的前置双模分频的锁相频率合成器,用于航空导航接收机。图中MC3393P是双模前置分频器,按÷V/(V+1)(V=15)模式工作,其最高工作频率是140 MHz。参考振荡频率为32 MHz。现置定RA2 RA1 RA0=001,可查得参考分频比为64,则鉴相器工作频率为50