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YOUR Verilog HDL数字设计与综合（第二版）练习题06解答 LOGO 原 创 文 档 请 勿 盗 版 1．一个全减器具有三个一位输入：x ，y和z （前面的借位），两个一位输出D （差）和B （借位）。计算D和B的逻辑等式如下所示： D = x’y’z’ + x’y z’ + x y’z’ + x y z B = x’y + x’z + y z 根据上面的定义写出Verilog描述，包括I/O端