第四章 组合逻辑.pptVIP

今以A3A2A1A0表示显示译码器的BCD代码， 以Ya—Yg表示输出的7位二进制代码， 规定用1表示数码管中线段的点亮状态， 用0表示线段的熄灭状态； 规定了输入为1010—1111这六个状态下 显示的字形； 规定： * * 第61页，共93页，编辑于2022年，星期二 七段译码器的真值表 * * 第62页，共93页，编辑于2022年，星期二 7448的逻辑功能： （1）正常译码显示。LT=1，BI/RBO=1时，对输入为十进制数l～15的二进制码（0001～1111）进行译码，产生对应的七段显示码。 （2）灭零。当LT=1，而输入为0的二进制码0000时，只有当RBI =1时，才产生0的七段显示码,如果此时输入RBI =0 ，则译码器的a～g输出全0，使显示器全灭；所以RBI称为灭零输入端。 （3）试灯。当LT=0时，无论输入怎样，a～g输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。 LT称为试灯输入端。 （4）特殊控制端BI/RBO。BI/RBO可以作输入端，也可以作输出端。 作输入使用时，如果BI=0时，不管其他输入端为何值，a～g均输出0，显示器全灭。因此BI称为灭灯输入端。 作输出端使用时，受控于RBI。当RBI=0，输入为0的二进制码0000时，RBO=0，用以指示该片正处于灭零状态。所以，RBO 又称为灭零输出端。 七段译码器的真值表 七段译码器的真值表 七段译码器的真值表 七段译码器的真值表 * * 第63页，共93页，编辑于2022年，星期二 5、用译码器设计组合逻辑电路 例：试用3线/8线译码器实现逻辑函数： 解： 3 线 / 8 线 译 码 器 A B C A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 分析： 3线/8线译码器高电 平有效； 3 线 / 8 线 译 码 器 A B C A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 ≥1 F * * 第64页，共93页，编辑于2022年，星期二 用74138译码器实现逻辑函数： 解： 分析： 74LS138低电平有效； 7 4 L S 1 3 8 A B C 1 7 4 L S 1 3 8 A B C 1 & F * * 第65页，共93页，编辑于2022年，星期二 1、首先将被实现的函数变成以最小项表示的与或表 达式。并将被实现函数的变量接到译码器的代码输 入端。 用译码器实现逻辑函数的方法： 2、当译码器的输出为高电平有效时，选用或门； 当输出为低电平有效时，选用与非门。 3、将译码器输出与逻辑函数F所具有的最小项相对 应的所有输出端连接到一个或门（或者与非门）的 输入端，则或门（或者与非门）的输出就是被实现 的逻辑函数。 * * 第66页，共93页，编辑于2022年，星期二 串行进位加法器 由多个全加器串联完成 4位串行进位加法器 由4个全加器组成； 最低位的进位输入端Ci-1与地 相连； 低位的全加器进位输出端Ci和 相邻高位全加器的进位输入端 Ci-1相连； 缺点： 每位全加器相加的结果必须 等到低位产和的进位信号输入后 才能产生。运行速度慢。 优点： 电路设计较简单 * * 第29页，共93页，编辑于2022年，星期二 超前进位加法器 电路进行二进制加法运算时，通过快速 进位电路同时产生除最低位全加器外的 其余所有全加器的进位信号，无需再由 低位到高位逐位传递进位信号。 优点： 消除了串行进位加法器逐位传递进位信号的时间，提高了加法器的运算速度。 * * 第30页，共93页，编辑于2022年，星期二 超前进位信号产生的原理 明确一点：加到第i位的进位输入信号是这两个加 数第i位以前各位状态的函数，即第i位的输入信号 （CI）i一定能由Ai-1，Ai-2…A0和Bi-1，Bi-2…B0唯 一的确定。 输入 输出 Ai Bi Ci Si CO 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 * * 第31页，共93页，编辑于2022年，星期二 分析全加器的真值表找产生进位输出两种信号情况： AB=1 （CO）=1 A+B=1且（CI）=1 （CO）=1 第i位相加产生的进位输出（CO）i=AiBi+(Ai+Bi)(CI)i 定义： AiBi=Gi、 (Ai+Bi)=Pi （CO）i=Gi+Pi(CI)i 展开 （Co）i=Gi+Pi[Gi-1+Pi-1(CI)I-1] =Gi+PiGi-1+PiPi-1Gi-2+…+PiPi-1 … G0+PiPi-1 …P0C0] * * 第32页，共93页，编辑于2022年，星期二 从全加器的真值表中得