EDA工具软件接口实验与设计.pptxVIP

;实 验 与 设 计 ;实 验 与 设 计 ;实 验 与 设 计 ;实 验 与 设 计 ;实 验 与 设 计 ;实 验 与 设 计 ;实 验 与 设 计 ;【例11-2】-- TLC5510 采样控制示例 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity ad5510 is port( rst : in std_logic; -- 复位 clk : in std_logic; -- 采样控制 Clock 输入 d : in std_logic_vector(7 downto 0);-- 8位A/D数据 ADck : out std_logic; -- TLC5510的CLK ADoe : out std_logic; -- TLC5510的OE data : out std_logic_vector(7 downto 0);-- 8位数据 dclk : out std_logic ); -- 数据输出锁存信号 end ad5510; architecture ADCTRL of ad5510 is type adsstates is (sta0,sta1); --定义两个状态变量 signal ads_state,next_ads_state : adsstates; signal lock : std_logic; begin ads : PROCESS( ads_state) -- A/D 采样控制状态机 BEGIN CASE ads_state IS WHEN sta0 = ADck=1; lock=1; dclk=0;next_ads_state = sta1; WHEN sta1 = ADck=0; lock=0; dclk=1;next_ads_state = sta0; WHEN OTHERS = ADck=0; lock=0; dclk=1;next_ads_state = sta0; END CASE ;;END PROCESS; PROCESS (CLK,rst) BEGIN IF RST =0 THEN ads_state = sta0; ELSIF ( CLKEVENT AND CLK=1) THEN ads_state = next_ads_state; -- 在时钟上升沿，转换至下一状态 END IF; END PROCESS; PROCESS (lock,rst) -- 此进程中，在lock的上升沿，将转换好的数据锁入 BEGIN IF RST =0 THEN data = (others = 0); ELSIF lockEVENT AND lock=1 THEN data = D ; END IF; END PROCESS ; ADoe = 0; end ADCTRL; ;实 验 与 设 计 ;【例12-3】 -- TLC5510的另一种采样控制方法 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity adctrl is port( rst : in std_logic; -- 复位 clk : in std_logic; -- 采样控制 Clock 输入； d : in std_logic_vector(7 downto 0); -- 8位A/D数据 ADck : out std_logic; -- TLC5510的CLK ADoe : out std_logic;