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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DDS_VHDL IS -- 顶层设计
PORT ( CLK : IN STD_LOGIC;
FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
PWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
FOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) );
END;
ARCHITECTURE one OF DDS_VHDL IS
COMPONENT REG32B
PORT ( LOAD : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );
END COMPONENT;
COMPONENT REG10B
PORT ( LOAD : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) );
END COMPONENT;
COMPONENT ADDER32B
PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
B : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); ;END COMPONENT;
COMPONENT ADDER10B
PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0);
B : IN STD_LOGIC_VECTOR(9 DOWNTO 0);
S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) );
END COMPONENT;
COMPONENT SIN_ROM
PORT ( address : IN STD_LOGIC_VECTOR(9 DOWNTO 0);
inclock : IN STD_LOGIC ;
q : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) );
END COMPONENT;
SIGNAL F32B : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL D32B : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL DIN32B : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL P10B : STD_LOGIC_VECTOR( 9 DOWNTO 0);
SIGNAL LIN10B : STD_LOGIC_VECTOR( 9 DOWNTO 0);
SIGNAL SIN10B : STD_LOGIC_VECTOR( 9 DOWNTO 0);
BEGIN
F32B(27 DOWNTO 20)=FWORD ; F32B(31 DOWNTO 28)=0000;
P10B( 1 DOWNTO 0)=00 ;
F32B(19 DOWNTO 0)=00000000000000000000 ; P10B( 9 DOWNTO 2)=PWORD ;
u1 : ADDER32B PORT MAP( A=F32B,B=D32B, S=
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