AES加密算法的高速低功耗ASIC设计.docxVIP

【Word版本下载可任意编辑】 PAGE 1 - / NUMPAGES 1 AES加密算法的高速低功耗ASIC设计 摘 要：本文提出了一个AES加密算法的高速低功耗ASIC设计方案，使用Synopsys设计流程和VeriSilicon 0.18μm CMOS工艺，实现了工作频率410MHz，数据吞吐率5.23Gbps，功耗为58 mW。采用改良算法（T盒算法），将轮变换操作中的不同步骤合并为一组表的查询，有效降低了关键时序路径的传输延迟，并通过动态功耗管理和门控时钟等低功耗设计方法有效地降低了功耗。  1 引言  从1976年美国数据加密标准算法（DES）公布以来，到20世纪末，DES算法或其某些变形基本上主宰了对称算法的研究与开发进程。随着密码分析水平、芯片处理能力和计算技术的不断进步，DES的安全强度已经难以适应新的安全需要，其实现速度、代码大小和跨平台性均难以继续满足性的应用需求。因此，AES（加密标准）应运而生。作为DES的继承者，AES自从被接纳为标准之日起就已经被工业界、银行业和行政部门作为事实上的密码标准。在网络通信和某些工业控制应用场合，对加密速度的需求成为对AES算法的关键要求，同时功耗成为日渐突出的问题，必须开展低功耗设计。  2 AES加密算法简介  AES是一个密钥迭代分组密码，对加密来说，输入是