3-8译码器Verilog仿真与实现.pdfVIP

思考题解答 思考题： Verilog HDL 语言设计一个3 线8 线译码器。 要求：首先定义一个3 输入与门；然后以3 输入与门为基础设计一个3 线8 线 译码器。 解答 步骤一 建立Quartus 工程，作业中选择了与Altera 公司提供的DE1 开发板相对应的 FPGA 器件型号，如下图： 步骤二 使用Verilog HDL 完成硬件设计，设计代码如下：