通信原理课程设计教材.pptVIP

武汉工程大学邮科院校区实验中心 4.8器件编程/配置之选择下载文件 B.对选择下载文件对话框说明 总结： *.sof文件针对FPGA进行配置；配置后若掉电则下载的程序也丢失，需要重新进行配置。 *.Pof文件针对CPLD或EPROM进行编程。掉电后程序仍存储在ROM内，上电后重新加载，无需重新编程。 本例中：cntm12.sof文件针对FPGA(EP1K30QC208-2）进行配置；cntm12.pof文件针对EEPROM（EPC2LC20）进行编程。我们先选择cntm12.sof文件进行配置，后再选择cntm12.pof文件进行编程。 武汉工程大学邮科院校区实验中心 4.8器件编程/配置之配置 （5）如下图所示，选择好配置文件后点击“Configuar”进行配置，提示成功后表示配置完成。 注意：十针连接线一端连接到目标器件的下载接口处，配置时不要打开主板系统中时钟源模块的电源开关，否则在进行配置时下载不成功！ Sof下载文件 目标器件 武汉工程大学邮科院校区实验中心 4.8器件编程/配置之编程 （6）选择好编程文件后点击“Program”进行编程，提示成功后表示配置完成。到此表示器件编程/配置功能完成。 目标器件 Pof下载文件 注意：十针连接线一端连接到目标器件的下载接口处，配置时不要打开主板系统中时钟源模块的电源开关。否则在进行配置时下载不成功！ 武汉工程大学邮科院校区实验中心 4.9EDA实验平台的硬件实现 （1）到目前为止，我们已经在MaxPlusII软件上完成了一个完整设计，也通过了仿真，最后一步是在EDA-E实验箱上进行检验，使我们的设计正确无误。 （2）在实验箱上进行实验之前，先学习实验指导书中的实验箱简介部分，会查I/O分布表，知道目标芯片的管脚分配情况，知道模式选择模块CTRL拔码开关的功能。这些都可参考EDA-E实验指导书的第一部分实验箱简介内容。 武汉工程大学邮科院校区实验中心 4.9EDA实验平台的硬件实现 （4）针对模12的计数器实例在硬件平台上（EDA-E实验箱）进行检验及硬件实现。步骤如下： 1、实验箱上设置：在模式选择模块CTRL拔码开关处设置(2)(4)(8)档为ON，即使 发光二极管LED1-LED5有效，拔码开关K1、K2有效。在时钟源模块处打开电 源开关使时钟GCLK有效。 2、设置输入：设置输入信号CLK为1Hz即在时钟源模块处跳线使GCLK为1Hz，表 示计数器1S计数一次；设置清零信号clear为高电平即 K1为高电平，表示不在 清零状态；设置计数有效信号en为高电平即 K2为高电平，表示计数有效。 3、观察结果：计数器计数输出q0-q3、进位Cout对应LED1-LED5五个发光二极管， 若发亮表示高电平。当清零信号清零一次即K1为低电平一次后，开始观察 q3-q0,若每当计数器从0000计数到1011时，进位信号Cout变为高电平，即 LED5发亮，再过1S后，计数器又为0000,重新开始计数，而LED5灭状态，重复 模12的计数状态。 4、得出结论：上面结果跟项目设计要求一致，设计内容得到了检验， 说明成功设计了模为12的计数器。 武汉工程大学邮科院校区实验中心 4.5项目校验之建立输入波形 浏览与此操作相关的菜单选项及工具条后，开始建立输入波形。 （3）建立输入波形： A.将信号“en” 从0ns到1000ns赋值‘1’。 选中信号“en”。即用鼠标左键单击“Name”区的“en”，可看到“en”信号全部变为黑色，表示被选中；用鼠标左键单击 即可将“en”赋‘1’。 B.采用同样方法可将信号“clear”从0ns到1000ns赋值‘1’,为观察其清零的作用，我们在240ns至300ns之间将其赋‘0’（因为该信号低电平有效）。 将鼠标移到 “clear” 信号的240ns处按下鼠标左键并向右拖动鼠标至300ns处，松开鼠标左键。可看到这段区域呈黑色，被选中。用鼠标左键单击工具条中 即可。 武汉工程大学邮科院校区实验中心 4.5项目校验之建立输入波形 C.为时钟信号“clk”赋周期为40ns的时钟信号。 选中信号“clk”；设置信号周期。用鼠标左键单击工具条中 可打开下图所示的对话框；单击“OK”关闭此对话框即可生成所需时钟。 此处若是2，则时钟周期为：40ns×2=80ns 若选择“网格对齐”则此值不可改。 武汉工程大学邮科院校区实验中心 4.5项目校验之建立输入波形 D.选择“File”中“Save”存盘。 到此完成波形输入，如下图所示： 武汉工程大学邮科院校区实验中心 4.5项目校验之时序模拟 （4）运行模拟器，进行时序模拟： A.从菜单