电子系统设计电子系统设计_作业3_16通信.docx

电子系统设计_作业题3 姓名 学号 为什么要使用文件IO进行仿真，举一个实际的例子说明？文件IO应如何使用，写出使用文件IO功能的关键步骤和函数。仔细阅读工程fileio实例代码，理解代码的含义，新建fileio的Modelsim仿真工程，修改i2c_sim.rom文件的内容为学号，在Modelsim中仿真出波形并截图。（注：修改i2c_sim.rom文件中的数据为学号，例如学号为1633042108，则在Modelsim仿真波形十进制格式，若干个时钟周期的dout数据必需拼成数字” 1633042108”）。 什么是触发器的建立和保持时间？试绘图说明。同步设计和异步设计的区别和优缺点各是什么，为何同步电路可以自动分析时序？ 在QuartusII下建立一个完整的Led_shift_left测试工程并下载，要求插入逻辑分析仪抓取信号，并写出插入逻辑分析仪的主要操作步骤。设置范例工程Led_shift_left模块的cnt计数器为触发信号，并且利用学号的最后两位数作为逻辑分析仪触发信号最低两位，抓取cnt计数器，以及led输出信号波形并截图。（注：例如学号为1633042108，最后两位数字为08（16进制亦为08），设定逻辑分析仪的触发信号为cnt计数器，数值为16进制017D7808）。 假设有一个外设，用Din脚输出数据，用Clk_in脚输出定时信号，要求在Clk_in的上升沿将数据写入FPGA内部的触发器，开发板FPGA的时钟为Clk_fpga，试采用同步和异步两种方法实现设计，用Quartus搭建电路（或者写出相应的Verilog代码），构建一个仿真或实现平台验证你的设计（使用QuartusII或者Modelsim），截取波形并且简要说明设计思路。（注：异步设计时，可以使用Clk_in或Clk_fpga作为FPGA触发器的时钟；同步设计时，所有触发器只能使用Clk_fpga作为时钟信号。）