时序电路vhdl设计时序逻辑部分.pptxVIP

时序电路VHDL设计时序逻辑部分;组合逻辑电路设计;实体 (A,B,C);实体描述;ARCHITECTURE a OF entity_name IS SIGNAL signal_name: STD_LOGIC; BEGIN -- VHDL语句； -- 逻辑电路描述，输入输出的逻辑关系描述； END a; ;VHDL参考书;（1）三态输出电路 （2）比较器 （3）数据选择器 （4）编码器 （5）译码器 ;（1）三态输出电路(1位);library ieee; use ieee.std_logic_1164.all; entity triout is port (A: in std_logic; en: in std_logic; B: out std_logic); end triout;;architecture behave of triout is begin B = A when en=1 else Z; end behave; --注意此处的“Z”要大写； ;三态输出电路（多位） ;library ieee; use ieee.std_logic_1164.all; entity triout is port (A: in std_logic_vector(7