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FPGA／CPLD结构与应用; FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device ;3.1 概 述;3.1.1 可编程逻辑器件的发展历程;3.2 简单PLD原理;3.2.2 PROM;3.2.2 PROM;3.2.3 PLA;3.2.4 PAL;GAL： General Array Logic Device 最多有8个或项，每个或项最多有32个与项 EPLD Erasable Programmable Logic Device;3.2.5 GAL;3.2.5 GAL;3.3 CPLD结构与工作原理;3.3 CPLD结构与工作原理;3.3 CPLD结构与工作原理;3.4 FPGA结构与工作原理;;;(1) 逻辑单元LE;(1) 逻辑单元LE;(3) 快速通道(FastTrack);(5) 嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。;存储器容量 (单位: Bit);工艺改进促使供电电压降低;资料来源：美国Altera公司;LATTICE VANTIS （AMD）;3.5 FPGA/CPLD测试技术;图3-42 边界扫描数据移位方式;图3-44 JTAG BST系统与与FLEX器件关联结构图;3.6 FPGA/CPLD产品概述;3.6.3 Altera公司FPGA和CPLD器件系列;3.7 CPLD和FPGA的编程与配置; CPLD的编程方案;ISP功能提高设计和应用的灵活性; FPGA的配置方案; FPGA配置;图3-48 多CPLD芯片ISP编程连接方式;图3-50 多FPGA芯片配置电路;主系统通用 10针标准 配置/下载接口;图3-52 FPGA的配置电路原理图;选择Global Project Device…项; 编 译！;器件接插方式;开始编程;3.7.4 用专用配置器件配置FPGA;; 编 译！;对EPC2编程文件名;;单片机产生配置时序、读 取EPROM中的配置数据;图3-55 单片机使用PPS模式配置时序;;FPGA的配置和重配置 （RECONFIGURATION）;;;规范的配置方案;;3、重配置电子切换方案;3.1.2 可编程逻辑器件的分类;3.2.1 电路符号表示;3.2.2 PROM;3.2.3 PLA;3.2.4 PAL;3.2.5 GAL;逻辑宏单元;3.2.5 GAL;3.2.5 GAL;3.3 CPLD结构与工作原理; 图3-29 并联扩展项馈送方式;(6)I/O控制块;;3.4.2 FLEX10K系列器件;;(1) 逻辑单元LE;(2) 逻辑阵列LAB是由一系列的相邻LE构成的;;;管芯尺寸比较;FPGA/CPLD多电压兼容系统;4、FPGA/CPLD生产商 ;ALTERA;3.5.2 JTAG边界扫描测试;图3-43 JTAG BST 系统内部结构;图3-45 JTAG BST选择命令模式时序;3.6.2 Xilinx公司的FPGA和CPLD器件系列;3.6.4 Altera公司的FPGA配置方式与器件系列; FPGA与CPLD的配置与编程方??;CPLD;此接口既可作编 程下载口，也可作 JTAG接口;FPGA的3种常用的 标准下载配置模式;3.7.1 CPLD的JTAG方式编程;3.7.2 使用PC并行口配置FPGA; FLEX、ACEX、APEX等系列 FPGA器件配置连线图;图3-51 FPGA使用EPC配置器件的配置时序 ;;对于低芯核电压FPGA （如EP1K30），需选择此 项，电路中的配置芯片 应该接3.3V工作电压。;选择配置器件生产商;编程缓冲器中的 DAC.POF文件码;将编程完毕的配置 器件插在相应的 电路系统上;;如果没有使用 外部上拉电阻， 则必须选择此项;编程前，首先 打开编程器窗口;EPC2器件;;3.7.4 使用单片机配置FPGA;图3-56 用89C52进行配置;PC机选择JTAG下载模式;;;; 3种EDA实验系统设计方案;;实 验