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芯片ESD Latch-up 测试技术规范 PAGE 1 PAGE 1 ESD Latch Up 测试技术规范 拟制： 克鲁鲁尔 审核： 批准： 日期： 2019-10-27  历史版本记录 版本 时间 起草/修改人 内容描述 审核人 批准人 适用范围: 本规范规定ESD Latch Up 测试的具体流程以及相关技术标准，适用于量产的项目芯片的ESD Latch Up评估。 简介： ESD测试主要用于评估芯片的抗ESD电压水平。抗ESD电压低的芯片容易在生产、运输、安装的过程中，出现大量芯片的失效。Latch Up 测试主要用于评估芯片的抗闩锁能力。抗闩锁能力低的芯片在应用过程中，输入电流或者电压的波动很容易造成芯片内部出现闩锁失效。ESD Latch Up 测试是芯片量产前的关键测试，是判断芯片能否量产的主要判据。 引用文件： 下列文件中的条款通过本规范的引用而成为本规范的条款。凡是注日期的引用文件，其随后所有的修改单（不包括勘误的内容）或修订版均不适用于本规范，然而，鼓励根据本规范达成协议的各方研究是否可以使用这些文件的最新版本。凡是不注日期的引用文件，其最新版本适用于本规范。 序号 参考标准 说明 1 JESD78E Latch-Up标准 2 JS-001-2017 ESD-HBM标准 3 JS-002-2018 ESD-CDM标准 1. ESD Latch Up测试流程 1.1 ESD Latch Up测试概要 ESD Latch Up 主要用于测试芯片的ESD Latch Up的水平，需要项目SE、后端设计工程师、封装工程师、可以靠性测试工程师共同参与，主要工作包括：ESD Latch Up测试方案确定、ESD Latch Up 测试流程执行、测试结果分析及出现失效后的问题定位和解决方案的确定。 1.2 ESD Latch Up测试流程 测试方法与标准 ESD-HBM模拟人体静电释放的过程，测试模型和放电模型如下： ESD-HBM测试方法 方法一 方法一适用于所有IO与芯片内部电源域的关系已知的测试，优点是可减少测试量，缺点是分组方式稍显复杂。 参考JS-001-2017：Alternative Procedure C (following Table 2A)部分 2.1.1.1 测试步骤 第1步. 芯片管脚分类 非连接管脚： 一般少见，如用来温度检测、内部电压监控的IO，ESD测试中全程悬浮处理； 电源管脚： 所有的电源供电IO和地，如VDD、AVDD、VDDIO、DGND、VSS、AGND、VDD2等； 非电源管脚：除非连接IO、电源类IO以外的其他输入、输出、时钟、参考等IO(注意非电源类的具有内部耦合通路并成对的IO需要额外的ESD测试，例如差分输入输出、XTALIN和XTALOUT、RF_IN和RF_OUT等，后面详解)； 第2步. 芯片管脚按电源域分组 将电源管脚按电源域分组，例如AVP32F335芯片可分为VDD(数字)、VDDIO(IO)、VDDIOPR(IO)、VDD1A33(模拟端口电源)、VDDA2(ADC模拟电源引脚)、VDDAIO(ADC模拟IO电源引脚)、VDD1A18、VDD2A18八个电源域； 根据电源域和功能的划分，将非电源管脚归类到第(1)步的电源域分组中；例如ADC输入、参考相关的管脚归类的相关的模拟电源域分组中；而数字IO既要归类到VDD中，又要归类到VDDIO电源域中； 第3步. 按分组进行测试 激励测试1：电源管脚对电源管脚激励测试 挑选3样本，将电源域组内(如VDD电源域组)电源类管脚(如VDD)依次接到测试机台GND端，将除该电源类管脚(VDD)外的其他电源类管脚(包括其他电源域的电源管脚，如VSS、VDDIO、VDD1A18等)依次接到测试机台激励端，施加正脉冲进行测试。 测负脉冲时，另取3样本，重复上述步骤； 注：已测过的电源管脚对不用再测，例如VDD管脚接GND，对VSS施加激励测试后，轮到VSS接GND时，就不需要再对VDD施加激励再测一遍了。 激励测试2：非电源管脚对电源类管脚激励测试 挑选3样本，将电源域组内(如VDD电源域组)电源类管脚(如VDD)依次接到测试机台GND端，将该电源域组内的其他非电源管脚依次接到测试机台激励端，施加正脉冲进行测试。 测负脉冲时，另取3样本，重复上述步骤； 激励测试3：非电源Coupled管脚的相互激励测试 挑选3样本，将呈couple的管脚其中之一接测试机台GND，对另一管脚施加激励测试。测负脉冲时，另取3样本，重复上述步骤； 流程图 2.1