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ahdl语言是altera公司开发的高效会计学第1页/共13页What is AHDLAltera Hardware Description LanguageAHDL语言是ALTERA公司开发的高效、易学的硬件描述语言，在Max+plusⅡ软件中使用，它比VHDL语言更有效SUBDESIGN Example( A,B,C,D : INPUT; Ena : OUTPUT; )BEGINEna = A B C !DEND;第2页/共13页AHDL一般语言结构分设计段一个AHDL逻辑设计至少必须包含一个分设计段(Subdesign Section)和一个逻辑设计段(Logic Section),其它段和语句是可选择的，AHDL的设计文件是用Max+PlusⅡ软件的文本编辑器编写的源程序(*.tdf)变量段逻辑段第3页/共13页AHDL应用举例前面路灯的例子对应AHDL语言逻辑段－布尔方程第4页/共13页逻辑段中布尔方程用于表达节点之间的逻辑关系，该关系必须遵从逻辑规则。表达式的左边可以是一个字符变量、端口和组，右边是布尔方程表达式。a[] = ((c[ ] -B001101) + e[6..1]) # (p, q, r, s, t, v);逻辑段－布尔控制方程 第5页/共13页该控制方程用于建立状态机的时钟、复位和时钟使能信号。该控制方程的格式为状态机名.端口名，所以该例中状态机名是ss,三个端口：时钟、复位和使能。ss.clk = clk1;ss.reset = a b;ss.ena = clk1ena;逻辑段－CASE语句 第6页/共13页CASE f[].q IS WHEN H00 = addr[] = 0; s = a b; WHEN H01 = count[].d = count[].q + 1; WHEN H02, H03, H04 = f[3..0].d = addr[4..1]; WHEN OTHERS = f[].d = f[].q;END CASE;逻辑段－缺省叙述语句 第7页/共13页该语句指定真值表中变量的缺省值BEGIN DEFAULTS a = VCC; END DEFAULTS; IF y z THEN a = GND; END IF;END;逻辑段－IF THEN语句 第8页/共13页IF a[] == b[] THEN c[8..1] = H 77; addr[3..1] = f[3..1].q; f[].d = addr[] + 1;ELSIF g3 $ g4 THEN f[].d = addr[];ELSE d = VCC;END IF;逻辑段－FOR GENERATE 语句 第9页/共13页CONSTANT NUM_OF_ADDERS = 8;SUBDESIGN 4gentst( a[NUM_OF_ADDERS..1], b[NUM_OF_ADDERS..1], cin : INPUT; c[NUM_OF_ADDERS..1], cout : OUTPUT;)VARIABLE carry_out[(NUM_OF_ADDERS+1)..1] : NODE;BEGIN carry_out[1] = cin; FOR i IN 1 TO NUM_OF_ADDERS GENERATE c[i] = a[i] $ b[i] $ carry_out[i];% Full Adder % carry_out[i+1] = a[i] b[i] # carry_out[i] (a[i] $ b[i]); END GENERATE; cout = carry_out[NUM_OF_ADDERS+1];END;逻辑段－真值表语句 第10页/共13页该语句用于指定组合逻辑和状态机的输入和输出行为 TABLE a0, f[4..1].q = f[4..1].d, control; 0, B0000 = B0001, 1; 0, B0100 = B0010, 0; 1, B0XXX“ = B0100, 0; X, B1111 = B0101, 1;END TABLE;BASICAHDLVHDLC语言小结第11页/共13页AHDL语言易学好用，是学习硬件描述语言的基础语言系统学习硬件语言应该向VHDL发展第12页/共13页Do It Yourself