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此资料由网络收集而来，如有侵权请告知上传者立即删除。资料共分享，我们负责传递知识。 加法器实验报告 篇一：加法器实验报告 实 验 _＿一＿＿ 【实验名称】 1 位加法器 【目的与要求】 1. 掌握 1 位全加器的设计 2. 学会 1 位加法器的扩展 【实验内容】 1. 设计 1 位全加器 2. 将 1 位全加器扩展为 4 位全加器 3. 使 4 位的全加器能做加减法运算 【操作步骤】 1. 1 位全加器的设计 （1） 写出 1 位全加器的真值表 （2） 根据真值表写出表达式并化简 （3） 画出逻辑电路 （4） 用 quartusII 进行功能仿真，检验逻辑电路是否正确，将仿真波形截图 并粘贴于此 （5） 如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将 1 位全 加器扩展为 4 位全加器 （1） 用 1 位全加器扩展为 4 位的全加器，画出电路图 （2） 分别用两个 4 位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在 4 位补码的数的范围内，这两个数包括符号在内共 4 位），用 quartusII 进行功能仿真并对仿真结果进行截图。 3. 将 4 位的全加器改进为可进行 4 位加法和减法的运算器 （1） 在 4 位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 1 此资料由网络收集而来，如有侵权请告知上传者立即删除。资料共分享，我们负责传递知识。 （2） 分别用两个 4 位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在 4 位补码的数的范围内），用 quartusII 进行功能仿真并对仿真 结果进行截图。 【附录】 篇二：加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在 Quartus Ⅱ中的图形输入方 法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉 EDA 工具 Quartus II 和 Modelsim 的使用，能够熟练运用Vrilog HDL 语言在 Quartus II 下进行工程开发、调试和仿真。 4、掌握半加器设计方法 5、掌握全加器的工作原理和使用方法 二、实验内容 1、建立一个Project。 2、图形输入设计：要求用VHDL 结构描述的方法设计一个半加器 3、进行编译，修改错误。 4、建立一个波形文件。（根据真值表） 5、对该VHDL 程序进行功能仿真和时序仿真 Simulation 三、实验步骤 1、启动 Quartus Ⅱ 2、建立新工程 NEW PROJECT 3、设定项目保存路径＼项目名称＼顶层实体名称 4、建立新文件 Blok Diagram/Schematic File 5、保存文件FILE /SAVE 6、原理图设计输入 元件符号放置通过 EDIT_SYMBOL 插入元件或点击图标 2 此资料由网络收集而来，如有侵权请告知上传者立即删除。资料共分享，我们负责传递知识。 元件复制 元件移动 元件转动 元件删除 管脚命名 PIN_NAME 元件之间连线（直接连接，引线连接） 7、保存原理图 8 、编译： 顶层文件设置，PROJECT_Set as Top_Level 开始编译 processing_Start Compilation 编译有两种：全编译包括分析与综合（AnalysisSynthesis）、适配(Fitter)、 编程（assembler）时序分析（Classical Timing Analysis）4 个环节，而这 4 个 环节各自对应相应菜单命令，可单独发布执行也