计算机设计与实践——位先行进位加法器.pptxVIP

会计学1计算机设计与实践——位先行进位加法器 32位超前进位加法器的进位是并行同时产生的，能够极大的减少加法器由进位引起的延时。增加了逻辑器件，但有效的减少的延迟。进位是由cla部件超前算出，本位是由不含进位的加法器算出。第1页/共8页 Verilog HDL代码如下：module alu_32(c2,f32,x32,y32,ciii);//32位加法器先行进位加法器input [32:1]x32;input [32:1]y32;input ciii;output [32:1]f32;output c2;wire c1;wire [2:1]p;wire [2:1]g;alu_16 alu_16_1(g[1],p[1],f32[16:1],x32[16:1],y32[16:1],ciii);alu_16 alu_16_2(g[2],p[2],f32[32:17],x32[32:17],y32[32:17],c1);assign c1=g[1]|p[1]ciii;assign c2=g[2]|p[2]g[1]|p[2]p[1]ciii;endmodule第2页/共8页 module alu_16(gmm,pmm,f16,x16,y16,cii);//16位加法器先行进位加法器input [16:1]x16;input [16:1]y16;input cii;output [16:1]f