硬件描述语言VerilogHDL.pptxVIP

1;2;3;4;5;6;7;8; 二、模块内容 模块内容包括I/O声明、信号类型声明和功能描述。 （1）模块的I/O声明 模块的I/O声明用来声明模块端口定义中各端口数据流动方向，包括输入(input)、输出(output)和双向(inout)。I/O声明格式如下： input [msb:lsb] 端口1，端口2，端口3，…； //声明输入端口 output [msb:lsb] 端口1，端口2，端口3，…；//声明输出端口 例如，1位全加器的I/O声明为 input A, B, CI; output S, CO; ; （2）信号类型声明 信号类型声明是声明设计电路的功能描述中所用的信号的数据类型和函数。信号的数据类型主要有连线（wire）、寄存器（reg）、整型（integer）、实型（real）、和时间（time）等。 信号声明格式如下： wire [msb:lsb] 端口1，端口2，端口3，…； reg [msb:lsb] 端口1，端口2，端口3，…； （3）功能描述 功能描述是Verilog HDL程序设计中最主??的部分，用来描述设计模块的内部结构和模块端口间的逻辑关系，在电路上相当于器件的内部电路结构。功能描述可以用assign语句、元件例化（instantiate）语句、always块语句、initial块语句等方法来实现，通常将设计模块描述的方法称为建模。; ①用assign语句建模 用assign语句建模的方法很简单，只需要在“assign”后面再加一个表达式。assign语句一般适合对组合逻辑进行赋值，称为连续赋值方式。 例1 一位全加器的设计 1位全加器的逻辑符号： S是全加器的和输出端， CO是进位输出端，A和B是两个加数输入端， CI是低位进位输入端。;全加器的Verilog HDL源程序如下： module adder1 (A, B, CI ,S, CO); input A, B, CI; output S, CO; wire S, CO, A, B, CI; assign {CO, S} = A+B+CI; endmodule “assign {CO, S} = A+B+CI;”语句实现1位全加器的进位输出CO与和输出S的建模。 在语句表达式中，用拼接运算符“{}”将CO、S这两个1位操作数拼接为一个2位操作数。; ②用元件例化（instantiate）语句建模 元件例化语句建模是利用Verilog HDL提供的元件库实现的。例如，用与门例化元件定义一个三输入端与门可以写为 and myand3(y,a,b,c); and是Verilog HDL元件库中与门元件名，myand3是例化出的三输入端与门名，y是与门输出端，a、b、c是输入端。 ③用always块语句建模 always块语句可以产生各种逻辑，常用于时序逻辑的功能描述。一个程序设计模块中，可以包含一个或多个always语句。程序运行中，在某种条件满足时，就重复执行一遍always结构中的语句。; 例2 8位二进制加法计数器的设计 8位二进制加法计数器的逻辑符号如图 OUT是8位二进制计数器的输出端（8位向量）； COUT是进位输出端（1位）； D是并行数据输入端（8位向量）； LOAD是计数器的预置控制输入端， 当LOAD=1时，OUT=D； CLK是时钟控制输入端，上升沿为有效边沿； CLR是同步复位输入端，当CLK的上升沿到来时且CLR=1，则计数器被复位，OUT; 8位二进制加法计数器的Verilog HDL 源程序如下： module cnt8 (d,load,cin,clk, clr,cout, out); input [7:0] d; input load, cin, clk, clr output [7:0] out; output cout; reg [7:0] out; always @(posedge clk) begin if (load) out=d; else if(clr) out=’ else out=out+1; end assign cout = out; endmodule 用always块语句实现8位二进制加法计数器的建模。@(posedge clk)是时间控制敏感函数，表示clk上升沿到来的敏感