微机原理半导体存储器.ppt

1. 总线驱动 CPU的总线驱动能力有限； 单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等来加以锁存和驱动； 双向传送的数据总线，可以采用三态双向驱动器来加以驱动。 * 第三十页，共五十九页，2022年，8月28日 2. 时序配合 分析存储器的存取速度是否满足CPU总线时序的要求； 如果不能满足： 考虑更换芯片； 总线周期中插入等待状态TW 。 切记：时序配合是连接中的难点 * 第三十一页，共五十九页，2022年，8月28日 存储器读时序图 /WE为高电平 有效数据 指定地址 /WE为高电平 有效数据 指定地址 * 第三十二页，共五十九页，2022年，8月28日 4.4.2 存储芯片与CPU的连接 存储芯片的数据线 存储芯片的地址线 存储芯片的片选端 存储芯片的读写控制线 * 第三十三页，共五十九页，2022年，8月28日 1. 存储芯片数据线的处理 若芯片的数据线正好8根： 一次可从芯片中访问到8位数据； 全部数据线与系统的8位数据总线相连； 若芯片的数据线不足8根： 一次不能从一个芯片中访问到8位数据； 利用多个芯片扩充数据位； 这个扩充方式简称“位扩充”。 * 第三十四页，共五十九页，2022年，8月28日 位扩充 * 第三十五页，共五十九页，2022年，8月28日 2. 存储芯片地址线的连接 芯片的地址线通常应全部与系统的低位地址总线相连； 寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”。 * 第三十六页，共五十九页，2022年，8月28日 3. 存储芯片片选端的译码 存储系统常需利用多个存储芯片扩充容量 也就是扩充了存储器地址范围； 进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址； 这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现； 这种扩充简称为“字扩充”。 * 第三十七页，共五十九页，2022年，8月28日 字扩充 * 第三十八页，共五十九页，2022年，8月28日 片选端常有效 A19～A15 A14～A0 ????? 全0～全1 D7～D0 27256 EPROM A14～A0 CE * 第三十九页，共五十九页，2022年，8月28日 地址重复 一个存储单元具有多个存储地址的现象； 原因：有些高位地址线没有用、可任意； 使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”； 例如：00000H～07FFFH； 选取的原则：高位地址全为0的地址。 高位地址译码才更好 * 第四十页，共五十九页，2022年，8月28日 ⑴ 译码和译码器 译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程； 译码电路可以使用门电路组合逻辑； 译码电路更多的是采用集成译码器； 常用的2:4译码器74LS139； 常用的3:8译码器74LS138； 常用的4:16译码器74LS154。 * 第四十一页，共五十九页，2022年，8月28日 ⑵ 全译码 所有的系统地址线均参与对存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码） 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多 示例 * 第四十二页，共五十九页，2022年，8月28日 * 第一页，共五十九页，2022年，8月28日 微型计算机的结构示意图 存 储 器 I/O 接 口 输 入 设 备 I/O 接 口 数据总线 DB 控制总线 CB 地址总线 AB 输 出 设 备 CPU * 第二页，共五十九页，2022年，8月28日 时钟 复位 电路 IO/M RD WR ALE A19~A8 AD7~AD0 DEN DT/R CPU CLK READY RESET STB OE DO 8282 DI 锁存器 B A 收发器 OE T 8286 AB RD WR DB RAM CS DB RD WR I/O PORT RD AB DB ROM 译码器 译码器 译码器 8086/8088典型系统 半导体存储器 外部存储器 总线作用 * 第三页，共五十九页，2022年，8月28日 4.1 半导体存储器概述